JPH07107981B2 - ローノイズ・スイッチキャパシター・デジタル／アナログ変換器 - Google Patents
ローノイズ・スイッチキャパシター・デジタル／アナログ変換器Info
- Publication number
- JPH07107981B2 JPH07107981B2 JP4323205A JP32320592A JPH07107981B2 JP H07107981 B2 JPH07107981 B2 JP H07107981B2 JP 4323205 A JP4323205 A JP 4323205A JP 32320592 A JP32320592 A JP 32320592A JP H07107981 B2 JPH07107981 B2 JP H07107981B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitors
- switch
- capacitor
- terminal
- operational amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
政府権利 この発明は海軍省との契約（Ｎｏ．Ｎ６００１−８６−
Ｃ−０１９３）の下に、政府の支援を受けてなされたも
のである。
Ｃ−０１９３）の下に、政府の支援を受けてなされたも
のである。
【０００１】
【産業上の利用分野】本発明はデジタル／アナログ変換
器（ＤＡＣ）装置に関し、特にスイッチキャパシター
（ｓｗｉｔｃｈｅｓ ｃａｐａｓｉｔｏｒｓ）を使用し
てアナログ出力を発生する装置に関する。
器（ＤＡＣ）装置に関し、特にスイッチキャパシター
（ｓｗｉｔｃｈｅｓ ｃａｐａｓｉｔｏｒｓ）を使用し
てアナログ出力を発生する装置に関する。
【０００２】
【従来の技術】従来のスイッチキャパシターＤＡＣ回路
は、バイナリに重み付けされたコンデンサアレイ、又は
コンデンサ２コンデンサ（Ｃ−２Ｃ）ラダー回路、又は
両技術を組み合わせることにより、出力信号レベルを得
ている。この構成では、Ｎ個のコンデンサ又はラダー・
ブランチは、全てのブランチからの電荷の加算値が所望
アナログ出力レベルに比例するようにスイッチされる。
例えばこれは、Ｗｉｌｅｙによって出版されたアナログ
ＭＯＳ集積回路（Ａｎａｌｏｇ ＭＯＳ Ｉｎｔｅｇｒ
ａｔｅｄ Ｃｉｒｃｕｉｔｓ）の４１７ページ以降に掲
載されている。
は、バイナリに重み付けされたコンデンサアレイ、又は
コンデンサ２コンデンサ（Ｃ−２Ｃ）ラダー回路、又は
両技術を組み合わせることにより、出力信号レベルを得
ている。この構成では、Ｎ個のコンデンサ又はラダー・
ブランチは、全てのブランチからの電荷の加算値が所望
アナログ出力レベルに比例するようにスイッチされる。
例えばこれは、Ｗｉｌｅｙによって出版されたアナログ
ＭＯＳ集積回路（Ａｎａｌｏｇ ＭＯＳ Ｉｎｔｅｇｒ
ａｔｅｄ Ｃｉｒｃｕｉｔｓ）の４１７ページ以降に掲
載されている。
【０００３】
【発明が解決しようとする課題】これら回路の主要な欠
点は各ブランチからの電荷が、サンプルされた熱ノイズ
成分（ｋＴ／Ｃに比例する）及びスイッチの電荷注入に
よるエラー成分を運ぶことである。これらの回路におい
て、各ブランチのノイズ成分は他のブランチからのノイ
ズと相関関係を持つことはないので、各ブランチ内のノ
イズ変動は各々追加的で、その結果、総合ノイズ変動
Ｎ＊（ｋＴ／Ｃ）を生じる。許容できるレベルにこのノ
イズを維持して、許容できる分解能を得るためには、多
くの用途において、極めて大きな値の容量 Ｃが必要と
なる。又、各スイッチにより注入された電荷は加算さ
れ、エラー電圧として出力に発生する。これら装置の電
力消費も又Ｃに比例するので、要求される分解能は必要
な電力を増加することで満足されなければならない。従
って、本発明の目的はノイズ成分が少なく、それ故、回
路内に少ない容量のコンデンサを使用できるスイッチキ
ャパシターＤＡＣを提供することである。更に本発明の
目的は少ない必要電力でありながら、許容できる分解能
を維持するＤＡＣを提供することである。
点は各ブランチからの電荷が、サンプルされた熱ノイズ
成分（ｋＴ／Ｃに比例する）及びスイッチの電荷注入に
よるエラー成分を運ぶことである。これらの回路におい
て、各ブランチのノイズ成分は他のブランチからのノイ
ズと相関関係を持つことはないので、各ブランチ内のノ
イズ変動は各々追加的で、その結果、総合ノイズ変動
Ｎ＊（ｋＴ／Ｃ）を生じる。許容できるレベルにこのノ
イズを維持して、許容できる分解能を得るためには、多
くの用途において、極めて大きな値の容量 Ｃが必要と
なる。又、各スイッチにより注入された電荷は加算さ
れ、エラー電圧として出力に発生する。これら装置の電
力消費も又Ｃに比例するので、要求される分解能は必要
な電力を増加することで満足されなければならない。従
って、本発明の目的はノイズ成分が少なく、それ故、回
路内に少ない容量のコンデンサを使用できるスイッチキ
ャパシターＤＡＣを提供することである。更に本発明の
目的は少ない必要電力でありながら、許容できる分解能
を維持するＤＡＣを提供することである。
【０００４】前述及びその他の問題は本発明により克服
される。本発明の目的はローノイズ・スイッチキャパシ
ターＤＡＣによって達成され、このＤＡＣは適切な比を
有する２つのコンデンサ間の電荷をスイッチを使用して
移動することで、Ｎビットデジタル形式の整数をアナロ
グ電圧レベルに変換する。これらスイッチの適切な制御
により、サンプルされたｋＴ／Ｃのノイズ及びＮビット
ＤＡＣから注入されたスイッチ電荷は減少される。
される。本発明の目的はローノイズ・スイッチキャパシ
ターＤＡＣによって達成され、このＤＡＣは適切な比を
有する２つのコンデンサ間の電荷をスイッチを使用して
移動することで、Ｎビットデジタル形式の整数をアナロ
グ電圧レベルに変換する。これらスイッチの適切な制御
により、サンプルされたｋＴ／Ｃのノイズ及びＮビット
ＤＡＣから注入されたスイッチ電荷は減少される。
【０００５】
【課題を解決するための手段と作用】本発明によればＤ
ＡＣ回路が提供され、この回路は出力端子及び入力端子
を有するオペアンプ（ｏｐｅｒａｔｉｏｎａｌ ａｍｐ
ｌｉｆｉｅｒ）と、前記出力端子と入力端子間に接続さ
れる参照コンデンサ、及び前記オペアンプの入力端子に
スイッチを介して接続される複数のコンデンサを含む。
各コンデンサは異なる容量値を有する。このＤＡＣ回路
は更に、複数のコンデンサをスイッチを介して各々選択
的に電圧源に接続し、前記複数のコンデンサ及び参照コ
ンデンサを介して電圧を発生する。スイッチング回路は
受信したデジタル信号に応答して複数のコンデンサの中
の１つを選択するように動作して電圧を発生し、又、他
のコンデンサが浮遊電圧状態を維持するように動作す
る。本スイッチング回路は更に複数のコンデンサを同時
に放電させることもできる。
ＡＣ回路が提供され、この回路は出力端子及び入力端子
を有するオペアンプ（ｏｐｅｒａｔｉｏｎａｌ ａｍｐ
ｌｉｆｉｅｒ）と、前記出力端子と入力端子間に接続さ
れる参照コンデンサ、及び前記オペアンプの入力端子に
スイッチを介して接続される複数のコンデンサを含む。
各コンデンサは異なる容量値を有する。このＤＡＣ回路
は更に、複数のコンデンサをスイッチを介して各々選択
的に電圧源に接続し、前記複数のコンデンサ及び参照コ
ンデンサを介して電圧を発生する。スイッチング回路は
受信したデジタル信号に応答して複数のコンデンサの中
の１つを選択するように動作して電圧を発生し、又、他
のコンデンサが浮遊電圧状態を維持するように動作す
る。本スイッチング回路は更に複数のコンデンサを同時
に放電させることもできる。
【０００６】他の特徴において、本発明はデジタル値を
アナログレベルに変換する方法を提供する。その方法は
（ａ）入力端子及び出力端子を有するオペアンプを提供
するステップ、（ｂ）入力及び出力端子間に参照コンデ
ンサを接続するステップ、（ｃ）入力端子に複数のコン
デンサを接続するステップ、（ｄ）複数のコンデンサの
中から所定デジタル値に対応する１つのコンデンサを選
択するステップ、（ｅ）そのコンデンサに電圧を印加し
てオペアンプの出力端子に選択された電圧出力を発生す
る一方で、複数の他のコンデンサを浮遊状態に各々維持
するステップを含む。その結果、他のコンデンサの熱ノ
イズ及び電荷注入は、オペアンプ出力端子での出力信号
レベルにノイズを発生することはない。
アナログレベルに変換する方法を提供する。その方法は
（ａ）入力端子及び出力端子を有するオペアンプを提供
するステップ、（ｂ）入力及び出力端子間に参照コンデ
ンサを接続するステップ、（ｃ）入力端子に複数のコン
デンサを接続するステップ、（ｄ）複数のコンデンサの
中から所定デジタル値に対応する１つのコンデンサを選
択するステップ、（ｅ）そのコンデンサに電圧を印加し
てオペアンプの出力端子に選択された電圧出力を発生す
る一方で、複数の他のコンデンサを浮遊状態に各々維持
するステップを含む。その結果、他のコンデンサの熱ノ
イズ及び電荷注入は、オペアンプ出力端子での出力信号
レベルにノイズを発生することはない。
【０００７】開示される回路は非常に高い精度のＤＡＣ
を要求しないスイッチキャパシター回路での用途を有す
る。オーバーサンプルされたシグマ・デルタ形式のＡＤ
Ｃ又はＤＡＣシステムはそのような回路であり、ローノ
イズ・スイッチキャパシターＤＡＣを最も有効に使用で
きる回路の１つである。
を要求しないスイッチキャパシター回路での用途を有す
る。オーバーサンプルされたシグマ・デルタ形式のＡＤ
Ｃ又はＤＡＣシステムはそのような回路であり、ローノ
イズ・スイッチキャパシターＤＡＣを最も有効に使用で
きる回路の１つである。
【０００８】本発明によるＤＡＣはサンプルされた熱ノ
イズ及び電荷注入エラーを減少し、それによりオーバー
サンプルされたシグマ・デルタ変換器の総合分解能（等
価ビット）を向上する。前項で指摘したように、電力消
費は容量Ｃに比例するので、開示される技術は動作電力
を著しく減少する。
イズ及び電荷注入エラーを減少し、それによりオーバー
サンプルされたシグマ・デルタ変換器の総合分解能（等
価ビット）を向上する。前項で指摘したように、電力消
費は容量Ｃに比例するので、開示される技術は動作電力
を著しく減少する。
【０００９】
【実施例】図１は簡略されたスイッチキャパシター回路
１０を示す。図示されるスイッチキャパシター回路にお
いて、参照電圧Ｖref はスイッチ１２に接続され、この
スイッチ１２は容量Ｃ1 を有するコンデンサ１４の一方
の端子に接続される。コンデンサ１４の両端子はスイッ
チ１６及び１８を介して接地される。コンデンサ１４の
他の端子はスイッチ２０を介してオペアンプ２４の入力
端子（反転端子）２２ Ｖ- に接続される。コンデンサ
２６は容量Ｃ2 を有し、オペアンプ２４の入力２２と出
力端子２８間に接続される。スイッチ３０はコンデンサ
２６と並列に接続されることでコンデンサ２６の選択的
放電を可能とする。３２として示されるオペアンプ２４
の他の入力Ｖｘ+ （非反転端子）は接地される。
１０を示す。図示されるスイッチキャパシター回路にお
いて、参照電圧Ｖref はスイッチ１２に接続され、この
スイッチ１２は容量Ｃ1 を有するコンデンサ１４の一方
の端子に接続される。コンデンサ１４の両端子はスイッ
チ１６及び１８を介して接地される。コンデンサ１４の
他の端子はスイッチ２０を介してオペアンプ２４の入力
端子（反転端子）２２ Ｖ- に接続される。コンデンサ
２６は容量Ｃ2 を有し、オペアンプ２４の入力２２と出
力端子２８間に接続される。スイッチ３０はコンデンサ
２６と並列に接続されることでコンデンサ２６の選択的
放電を可能とする。３２として示されるオペアンプ２４
の他の入力Ｖｘ+ （非反転端子）は接地される。
【００１０】動作において、参照電圧Ｖref は、φ2 で
ラベル付けされたスイッチを開け、又φ1 でラベル付け
されたそれらスイッチを閉じることにより、第１クロッ
ク位相φ1 で容量Ｃ1 の入力コンデンサ１４においてサ
ンプルされる。これにより電荷Ｑ１＝ＣＶref を格納す
る。φ1 でラベル付けされたスイッチを開け、φでラベ
ル付けされたスイッチを閉じることによりクロック位相
φ2 で、コンデンサ１４はＶ- ノード２２に放電され
る。この条件の下で、オペアンプ２４はコンデンサ２６
（Ｃ2 ）からＶ- に電流を流す。このＶ- はコンデンサ
１４（Ｃ1 ）からＶ- に流れる電流に等しい。従って、
コンデンサ２６（Ｃ2 ）を介した電圧、つまり２８での
出力電圧は（Ｃ2 ／Ｃ1 ）＊Ｖref となる。この比Ｃ2
／Ｃ1 を適切に調整することで、その出力電圧は所望さ
れる参照電圧Ｖref のあらゆる率に設定できる。
ラベル付けされたスイッチを開け、又φ1 でラベル付け
されたそれらスイッチを閉じることにより、第１クロッ
ク位相φ1 で容量Ｃ1 の入力コンデンサ１４においてサ
ンプルされる。これにより電荷Ｑ１＝ＣＶref を格納す
る。φ1 でラベル付けされたスイッチを開け、φでラベ
ル付けされたスイッチを閉じることによりクロック位相
φ2 で、コンデンサ１４はＶ- ノード２２に放電され
る。この条件の下で、オペアンプ２４はコンデンサ２６
（Ｃ2 ）からＶ- に電流を流す。このＶ- はコンデンサ
１４（Ｃ1 ）からＶ- に流れる電流に等しい。従って、
コンデンサ２６（Ｃ2 ）を介した電圧、つまり２８での
出力電圧は（Ｃ2 ／Ｃ1 ）＊Ｖref となる。この比Ｃ2
／Ｃ1 を適切に調整することで、その出力電圧は所望さ
れる参照電圧Ｖref のあらゆる率に設定できる。
【００１１】前述したように、従来のスイッチキャパシ
ターＮビットＤＡＣは、Ｃ2 を固定し、Ｃ−２Ｃラダー
又はＮ個のバイナリに重み付けされたコンデンサを使用
することにより、Ｃ1 に２N の代替え値を選択して、Ｃ
1 を形成することで構成されてきた。これは高い分解能
のＤＡＣにはできる限り多数の値をＣ1 に使用するから
である。しかし、複数ビットのシグマ・デルタデータ変
換器に使用されるような低い分解能のＤＡＣでは、所望
値の各Ｃ1 には特定コンデンサを設けるのが望ましいこ
とが判明した。これは本発明によるローノイズ・スイッ
チキャパシターＤＡＣの動作に関する基本的原則であ
る。
ターＮビットＤＡＣは、Ｃ2 を固定し、Ｃ−２Ｃラダー
又はＮ個のバイナリに重み付けされたコンデンサを使用
することにより、Ｃ1 に２N の代替え値を選択して、Ｃ
1 を形成することで構成されてきた。これは高い分解能
のＤＡＣにはできる限り多数の値をＣ1 に使用するから
である。しかし、複数ビットのシグマ・デルタデータ変
換器に使用されるような低い分解能のＤＡＣでは、所望
値の各Ｃ1 には特定コンデンサを設けるのが望ましいこ
とが判明した。これは本発明によるローノイズ・スイッ
チキャパシターＤＡＣの動作に関する基本的原則であ
る。
【００１２】本発明によるローノイズスイッチキャパシ
ターＤＡＣの一実施例として、４ビット（１６レベル）
ＤＡＣの全体図を図２に示す。同図において、図１の要
素と等価の要素はプライム符号（´）の追加を伴う同一
番号が付され、動作の説明に必要となるときを除きそれ
らの説明は省略される。
ターＤＡＣの一実施例として、４ビット（１６レベル）
ＤＡＣの全体図を図２に示す。同図において、図１の要
素と等価の要素はプライム符号（´）の追加を伴う同一
番号が付され、動作の説明に必要となるときを除きそれ
らの説明は省略される。
【００１３】図２に示すように、入力ラインの４ビット
バイナリ入力（ＤＩＧ．ＩＮＰＵＴ）を受信するため
に、従来のデコ−ダ（ｄｅｃｏｄｅｒ）４０が接続され
る。これらの入力は集合的に４２として示され、ソース
（図示されず）から導かれている。これらの入力信号は
デコードされ、例えば図２に示すように各出力信号ライ
ンに接続され、バイナリ信号入力４２に依存して出力信
号ライン４４から７４の中の１つのラインが選択的にハ
イ状態に駆動される。これら信号ラインはスイッチ７６
から１０４に各々接続される。これらスイッチは複数対
のスイッチとして配置される。これらのスイッチはモス
フェット（ｍｏｓｆｅｔｓ）、トランジスタスイッチ、
機械式リレーなどのスイッチで、必要であれば適当なド
ライバ（図示されず）を介して出力信号ラインに接続さ
れる。
バイナリ入力（ＤＩＧ．ＩＮＰＵＴ）を受信するため
に、従来のデコ−ダ（ｄｅｃｏｄｅｒ）４０が接続され
る。これらの入力は集合的に４２として示され、ソース
（図示されず）から導かれている。これらの入力信号は
デコードされ、例えば図２に示すように各出力信号ライ
ンに接続され、バイナリ信号入力４２に依存して出力信
号ライン４４から７４の中の１つのラインが選択的にハ
イ状態に駆動される。これら信号ラインはスイッチ７６
から１０４に各々接続される。これらスイッチは複数対
のスイッチとして配置される。これらのスイッチはモス
フェット（ｍｏｓｆｅｔｓ）、トランジスタスイッチ、
機械式リレーなどのスイッチで、必要であれば適当なド
ライバ（図示されず）を介して出力信号ラインに接続さ
れる。
【００１４】各スイッチ対の端子はコンデンサ１０６か
ら１２８の一方の側に各々接続される。コンデンサの他
方側の端子はスイッチ１８´及び２０´の接続点に接続
される。好適実施例において、コンデンサ２６´の容量
はＣ2 で、コンデンサ１０６から１２８の容量は図２に
示すように連続的に減少する容量値（１５／１６）＊
Ｃ、（１３／１６）＊Ｃ…である。
ら１２８の一方の側に各々接続される。コンデンサの他
方側の端子はスイッチ１８´及び２０´の接続点に接続
される。好適実施例において、コンデンサ２６´の容量
はＣ2 で、コンデンサ１０６から１２８の容量は図２に
示すように連続的に減少する容量値（１５／１６）＊
Ｃ、（１３／１６）＊Ｃ…である。
【００１５】複数のスイッチ７６から１０４の各スイッ
チは図示されるように、それが閉じたとき、その各コン
デンサをプラスの参照電圧＋Ｖr 、又はマイナスの参照
電圧−Ｖr に接続する。スイッチ１３０から１４４は各
々コンデンサ１０６から１２８及びグランドに接続され
る。図２の回路の動作を以下に説明する。
チは図示されるように、それが閉じたとき、その各コン
デンサをプラスの参照電圧＋Ｖr 、又はマイナスの参照
電圧−Ｖr に接続する。スイッチ１３０から１４４は各
々コンデンサ１０６から１２８及びグランドに接続され
る。図２の回路の動作を以下に説明する。
【００１６】４ビットバイナリ入力がライン４２に到達
したとき、その信号はデコ−ダ４０によってデコードさ
れ、１６個のスイッチ制御ライン（４４から７４）の中
の１つのラインがハイに駆動され、他のラインはローを
維持する。
したとき、その信号はデコ−ダ４０によってデコードさ
れ、１６個のスイッチ制御ライン（４４から７４）の中
の１つのラインがハイに駆動され、他のラインはローを
維持する。
【００１７】図１について説明したように、好適に８個
全てのコンデンサ（１０６から１２８）は、スイッチ１
８´が閉じていることに加え、スイッチ１３０から１４
４を閉じることで第１クロックフェーズφ１のときに同
時に放電される。第２クロックフェーズφ２のとき、ラ
イン４４から７４の中の１つのライン上の出力信号によ
り、スイッチ７６から１０４の中の適当な１つのスイッ
チが選択され、９個のコンデンサの中の一つのみがプラ
ス又はマイナス参照のどちらかに駆動される。これによ
り、出力電圧は±（Ｃ２／αＣ１）＊Ｖｒｅｆ （α＝
図２に示す選択されたコンデンサのＣ１の前に位置する
係数）の値に駆動される。
全てのコンデンサ（１０６から１２８）は、スイッチ１
８´が閉じていることに加え、スイッチ１３０から１４
４を閉じることで第１クロックフェーズφ１のときに同
時に放電される。第２クロックフェーズφ２のとき、ラ
イン４４から７４の中の１つのライン上の出力信号によ
り、スイッチ７６から１０４の中の適当な１つのスイッ
チが選択され、９個のコンデンサの中の一つのみがプラ
ス又はマイナス参照のどちらかに駆動される。これによ
り、出力電圧は±（Ｃ２／αＣ１）＊Ｖｒｅｆ （α＝
図２に示す選択されたコンデンサのＣ１の前に位置する
係数）の値に駆動される。
【００１８】限定ではなく例として、デコ−ダ４０の入
力はバイナリパターン１１１１と仮定する。この場合、
ライン６０、つまりＮ１がハイとなる。Ｎ１は本実施例
ではスイッチ１０４に接続され、その選択によりスイッ
チは閉じ、電圧＋Ｖr がコンデンサ１２８に設定され
る。
力はバイナリパターン１１１１と仮定する。この場合、
ライン６０、つまりＮ１がハイとなる。Ｎ１は本実施例
ではスイッチ１０４に接続され、その選択によりスイッ
チは閉じ、電圧＋Ｖr がコンデンサ１２８に設定され
る。
【００１９】この方法では、単一のコンデンサが２つの
ＤＡＣ出力レベル（±Ｃ2 ／αＣ1）を好適に発生でき
る。従って８つのコンデンサのみが１６の全てのレベル
を発生するために必要となる。勿論、この方法は異なる
数のビットに一般化できる。
ＤＡＣ出力レベル（±Ｃ2 ／αＣ1）を好適に発生でき
る。従って８つのコンデンサのみが１６の全てのレベル
を発生するために必要となる。勿論、この方法は異なる
数のビットに一般化できる。
【００２０】そして、（図２のφ1 のとき）全てのコン
デンサが放電され、それ故スイッチ内の放電熱ノイズを
各々”サンプル”し、そして有限量の充電注入を含む。
そして僅か１つのコンデンサのみが（図２のφ2 のと
き）ＤＡＣ出力電圧を形成するために接続される。他の
全てのコンデンサは、それらがＤＡＣ出力電圧に現れる
サンプルされた熱ノイズ又は電荷注入を発生しないよう
に１プレート浮遊（ｏｎｅ ｐｌａｔｅ ｆｌｏａｔｉ
ｎｇ）を有する。
デンサが放電され、それ故スイッチ内の放電熱ノイズを
各々”サンプル”し、そして有限量の充電注入を含む。
そして僅か１つのコンデンサのみが（図２のφ2 のと
き）ＤＡＣ出力電圧を形成するために接続される。他の
全てのコンデンサは、それらがＤＡＣ出力電圧に現れる
サンプルされた熱ノイズ又は電荷注入を発生しないよう
に１プレート浮遊（ｏｎｅ ｐｌａｔｅ ｆｌｏａｔｉ
ｎｇ）を有する。
【００２１】従って、ＮビットＤＡＣに関して、スイッ
チオン抵抗及びスイッチ電荷注入から生じるｋＴ／Ｃ熱
ノイズは、従来の方法に比べ減少する。更に、図２に示
すローノイズＤＡＣは、遅延（φ2 出力）又は非遅延
（φ1 出力）構成に適するように簡単に修正できる。ロ
ーノイズＤＡＣ構成はシグマ・デルタ変調器ループ内の
スイッチキャパシター積分器と共に使用できる。本発明
が一実施例を参照して説明されたが、この発明の範囲及
び概念を越えることなく形式及び細部の変更が可能であ
る。
チオン抵抗及びスイッチ電荷注入から生じるｋＴ／Ｃ熱
ノイズは、従来の方法に比べ減少する。更に、図２に示
すローノイズＤＡＣは、遅延（φ2 出力）又は非遅延
（φ1 出力）構成に適するように簡単に修正できる。ロ
ーノイズＤＡＣ構成はシグマ・デルタ変調器ループ内の
スイッチキャパシター積分器と共に使用できる。本発明
が一実施例を参照して説明されたが、この発明の範囲及
び概念を越えることなく形式及び細部の変更が可能であ
る。
【図１】簡略されたスイッチキャパシター回路。
【図２】本発明による４ビットローノイズ・スイッチキ
ャパシターＤＡＣの略図。
ャパシターＤＡＣの略図。
Ｃ１・Ｃ２…コンデンサ、２４…オペアンプ、１２・１
６・１８・２０・３０…スイッチ、４０…デコ−ダ、１
３０・１３２・１３４・１３６・１３８・１４０・１４
２・１４４…スイッチ、７６・７８・７９・８０・８２
・８４・８６・８８・９０・９２・９４・９６・９８・
１００・１０２・１０４…スイッチ、１０６・１０８・
１１０・１２０・１２２・１２４・１２６・１２８…コ
ンデンサ、２４´…オペアンプ、１８´・２０´・３０
´…スイッチ。
６・１８・２０・３０…スイッチ、４０…デコ−ダ、１
３０・１３２・１３４・１３６・１３８・１４０・１４
２・１４４…スイッチ、７６・７８・７９・８０・８２
・８４・８６・８８・９０・９２・９４・９６・９８・
１００・１０２・１０４…スイッチ、１０６・１０８・
１１０・１２０・１２２・１２４・１２６・１２８…コ
ンデンサ、２４´…オペアンプ、１８´・２０´・３０
´…スイッチ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スコット・アール・パウエル アメリカ合衆国、カリフォルニア州 92009、カールスバッド、ロス・ピノス・ サークル 7956 (56)参考文献 特開 昭56−44613（ＪＰ，Ａ) 特開 平４−150417（ＪＰ，Ａ)
Claims (10)
- 【請求項１】 デジタル／アナログ信号変換用装置にお
いて、 出力端子及び入力端子を有するオペアンプと、 前記出力端子と入力端子間に接続される参照コンデンサ
と、 前記オペアンプの入力端子にスイッチを介して、一方の
各端子が共通に接続され互いに異なる容量値を有する複
数のコンデンサと、 受信したデジタル信号に対応する前記複数のコンデンサ
の中の１つを選択し、選択された前記コンデンサの他方
の端子をスイッチを介して電圧源に接続し、前記電圧源
に接続されたコンデンサと前記参照コンデンサを介して
電圧を発生し、他のコンデンサを浮遊状態に維持するス
イッチ手段とを具備し、 前記電圧源に接続されなかった前記他のコンデンサの熱
ノイズ及び電荷注入によって、前記オペアンプの出力端
子における出力信号レベルは影響されないことを特徴と
する装置。 - 【請求項２】 前記スイッチ手段は、前記複数のコンデ
ンサを同時に放電する手段を更に具備することを特徴と
する請求項１記載の装置。 - 【請求項３】 前記複数のコンデンサの各容量は、選択
された容量を所定値で分割した値の倍数で減少する値に
設定されることを特徴とする請求項１記載の装置。 - 【請求項４】 前記スイッチ手段は前記複数のコンデン
サに対して選択的に他の電圧源を供給する手段を含むこ
とを特徴とする請求項１記載の装置。 - 【請求項５】 前記スイッチ手段はデコーダを具備し、
前記複数のコンデンサの中から１つのコンデンサを選択
するスイッチ選択信号を提供するために、前記デジタル
信号はデコーダによりデコードされることを特徴とする
請求項１記載の装置。 - 【請求項６】 前記スイッチ手段は、他の電圧源を前記
複数のコンデンサに選択的に供給する手段を含み、前記
選択信号は供給される前記電圧源を更に選択することを
特徴とする請求項５記載の装置。 - 【請求項７】 ＤＡＣ回路において、 出力端子、反転入力端子及び非反転入力端子を有するオ
ペアンプと、 前記出力端子及び反転端子間に接続される参照コンデン
サと、 前記オペアンプの反転端子にスイッチを介して、一方の
各端子が共通に接続される複数のコンデンサと、 受信したデジタル信号に対応する前記複数のコンデンサ
の中の１つを選択し、選択された前記コンデンサの他方
の端子を２つの電圧源の中の１つにスイッチを介して接
続し、前記選択されたコンデンサと前記参照コンデンサ
を介して電圧を発生させるスイッチ手段、 を具備することを特徴とするＤＡＣ回路。 - 【請求項８】 前記スイッチ手段は前記複数のコンデン
サを同時に放電する手段を更に具備することを特徴とす
る請求項７記載の装置。 - 【請求項９】 前記複数のコンデンサの各容量は選択さ
れた容量を所望値で分割した値の倍数で減少する値に設
定されることを特徴とする請求項７記載の装置。 - 【請求項１０】 前記スイッチ手段はデコーダを具備
し、前記複数のコンデンサから１つのコンデンサを選択
するスイッチ選択信号を提供するために、前記デジタル
信号は前記デコーダによりデコードされることを特徴と
する請求項７記載の装置。
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