JPH04366498A - メモリ用電源回路 - Google Patents
メモリ用電源回路Info
- Publication number
- JPH04366498A JPH04366498A JP3168724A JP16872491A JPH04366498A JP H04366498 A JPH04366498 A JP H04366498A JP 3168724 A JP3168724 A JP 3168724A JP 16872491 A JP16872491 A JP 16872491A JP H04366498 A JPH04366498 A JP H04366498A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- power supply
- circuit
- power
- short
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Power Sources (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、主電源からの電力供給
が遮断されている場合にメモリ内容を保持するための副
電源を有するメモリ用電源回路に関する。
が遮断されている場合にメモリ内容を保持するための副
電源を有するメモリ用電源回路に関する。
【０００２】
【従来の技術】従来、上述したようなメモリ用電源回路
は、例えば、図３のように構成されていた。
は、例えば、図３のように構成されていた。
【０００３】即ち、ダイオード１，２により構成される
ＯＲ回路により、主電源３と副電源４のうち、いずれか
高い方の電圧を持つ電源からメモリ５以外の他の回路へ
の電力供給状態の如何に拘らず、自動的にスイッチング
されてメモリ５へ電力供給が行なわれる構成となってい
た。例えば、主電源３が電池３ａを収納した電池パック
の場合、通常、該電池パック３が抜き去られるか、或は
、完全放電状態となった場合に、メモリ５へは、副電源
４から電力供給が行なわれ、それ以外の場合には、主電
源３から電力が供給される構成となっていた。
ＯＲ回路により、主電源３と副電源４のうち、いずれか
高い方の電圧を持つ電源からメモリ５以外の他の回路へ
の電力供給状態の如何に拘らず、自動的にスイッチング
されてメモリ５へ電力供給が行なわれる構成となってい
た。例えば、主電源３が電池３ａを収納した電池パック
の場合、通常、該電池パック３が抜き去られるか、或は
、完全放電状態となった場合に、メモリ５へは、副電源
４から電力供給が行なわれ、それ以外の場合には、主電
源３から電力が供給される構成となっていた。
【０００４】
【発明が解決しようとする課題】斯かる従来のメモリ用
電源回路にあっては、トランジスタ６１，６２がオンと
なって、メモリ５以外の回路７へ電力が供給されている
場合、この回路７に供給されている電源電圧と、メモリ
５の電源電圧との間に、一方のスイッチングダイオード
１の順方向降下電圧（ＶＦ）分だけ電位差が生ずる。
電源回路にあっては、トランジスタ６１，６２がオンと
なって、メモリ５以外の回路７へ電力が供給されている
場合、この回路７に供給されている電源電圧と、メモリ
５の電源電圧との間に、一方のスイッチングダイオード
１の順方向降下電圧（ＶＦ）分だけ電位差が生ずる。
【０００５】従って、例えば、トランジスタ６１のコレ
クタ側から電源電圧を供給されている回路７より出力さ
れた信号をメモリ５に入力するための信号線８について
見た場合、回路７の出力が「ハイ」の場合、メモリ５に
入力される信号のレベルは電源電圧より高くなる。
クタ側から電源電圧を供給されている回路７より出力さ
れた信号をメモリ５に入力するための信号線８について
見た場合、回路７の出力が「ハイ」の場合、メモリ５に
入力される信号のレベルは電源電圧より高くなる。
【０００６】この場合、回路７の電力消費が増加するだ
けでなく、メモリ５がＣＭＯＳである場合、ラッチアッ
プ現象（ＣＭＯＳの入力に電源電圧より高い電圧を印加
した場合、Ｐ−ＭＯＳとＮ−ＭＯＳが同時にオンとなっ
たまま保持された状態となる現象；最悪の場合ＩＣを破
壊してしまう）を誘発する恐れがあるという問題があっ
た。
けでなく、メモリ５がＣＭＯＳである場合、ラッチアッ
プ現象（ＣＭＯＳの入力に電源電圧より高い電圧を印加
した場合、Ｐ−ＭＯＳとＮ−ＭＯＳが同時にオンとなっ
たまま保持された状態となる現象；最悪の場合ＩＣを破
壊してしまう）を誘発する恐れがあるという問題があっ
た。
【０００７】本発明は上記事情に鑑みてなされたもので
、メモリ以外の回路へ電力が供給されている場合、メモ
リ以外の回路の電力消費を軽減させると共に、メモリが
ＣＭＯＳの場合にラッチアップ現象を生じないようにし
たメモリ用電源回路を提供することを目的としている。
、メモリ以外の回路へ電力が供給されている場合、メモ
リ以外の回路の電力消費を軽減させると共に、メモリが
ＣＭＯＳの場合にラッチアップ現象を生じないようにし
たメモリ用電源回路を提供することを目的としている。
【０００８】
【課題を解決するための手段】上記目的を達成するため
本発明は、主電源と、該主電源からの電力供給が遮断さ
れている場合にメモリの内容を保持するための副電源と
、これら両電源と上記メモリとの間の電源線にそれぞれ
介装されたスイッチングダイオードとからなるメモリ用
電源回路において、上記主電源から上記メモリ以外の回
路への電力供給が行なわれている状態で、上記主電源と
上記メモリとの間の電源線との間に介装された上記スイ
ッチングダイオードを短絡させる短絡手段を設けたこと
を特徴とするものである。
本発明は、主電源と、該主電源からの電力供給が遮断さ
れている場合にメモリの内容を保持するための副電源と
、これら両電源と上記メモリとの間の電源線にそれぞれ
介装されたスイッチングダイオードとからなるメモリ用
電源回路において、上記主電源から上記メモリ以外の回
路への電力供給が行なわれている状態で、上記主電源と
上記メモリとの間の電源線との間に介装された上記スイ
ッチングダイオードを短絡させる短絡手段を設けたこと
を特徴とするものである。
【０００９】
【作用】主電源からメモリ以外の回路への電力供給が行
なわれている状態において、上記主電源と上記メモリと
の間の電源線に介装されたスイッチングダイオードが短
絡手段により短絡されることにより、当該状態における
メモリの電源とメモリ以外の電源との間の電位差がなく
なり、メモリ以外の回路の電力消費が軽減されると共に
、メモリがＣＭＯＳの場合にラッチアップ現象を誘発す
る危険性がなくなるものである。
なわれている状態において、上記主電源と上記メモリと
の間の電源線に介装されたスイッチングダイオードが短
絡手段により短絡されることにより、当該状態における
メモリの電源とメモリ以外の電源との間の電位差がなく
なり、メモリ以外の回路の電力消費が軽減されると共に
、メモリがＣＭＯＳの場合にラッチアップ現象を誘発す
る危険性がなくなるものである。
【００１０】
【実施例】以下、本発明の実施例を図１及び図２に基づ
き説明する。
き説明する。
【００１１】図１は本発明の一実施例に係るメモリ用電
源回路のブロック構成図であり、同図中、１０は主電源
であるところの電池１０ａを収納した電池パック、１１
は、後述するメモリ以外の各回路１４への電力供給を制
御（“ハイ”で供給）するための電源制御回路、１２１
，１２２，１２３，１２４は後述する各トランジスタ１
３１，１３２，１６，１７へのベース電流を制限するた
めのベース抵抗、１３１，１３２はメモリ以外の各回路
１４への電力供給スイッチング用の第１、第２トランジ
スタ、１４はメモリ以外の回路、１５は主電源１０から
メモリ１９にその内容保持用の電力を供給するための電
源線に介装された第１スイッチングダイオード、１６は
電源制御回路１１の出力が「ハイ」となったときに第１
スイッチングダイオード１５のアノードとカソードとの
間を短絡するための第３トランジスタ（短絡手段）、１
７は第３トランジスタ１６へのベース電流スイッチング
用の第４トランジスタ、１８は、副電源２０からメモリ
１９にその内容保持用の電力を供給するための電源線に
介装された第２スイッチングダイオード、１９はメモリ
、２０はメモリ１９にメモリされた内容を保持するため
のリチウム電池等の副電源である。
源回路のブロック構成図であり、同図中、１０は主電源
であるところの電池１０ａを収納した電池パック、１１
は、後述するメモリ以外の各回路１４への電力供給を制
御（“ハイ”で供給）するための電源制御回路、１２１
，１２２，１２３，１２４は後述する各トランジスタ１
３１，１３２，１６，１７へのベース電流を制限するた
めのベース抵抗、１３１，１３２はメモリ以外の各回路
１４への電力供給スイッチング用の第１、第２トランジ
スタ、１４はメモリ以外の回路、１５は主電源１０から
メモリ１９にその内容保持用の電力を供給するための電
源線に介装された第１スイッチングダイオード、１６は
電源制御回路１１の出力が「ハイ」となったときに第１
スイッチングダイオード１５のアノードとカソードとの
間を短絡するための第３トランジスタ（短絡手段）、１
７は第３トランジスタ１６へのベース電流スイッチング
用の第４トランジスタ、１８は、副電源２０からメモリ
１９にその内容保持用の電力を供給するための電源線に
介装された第２スイッチングダイオード、１９はメモリ
、２０はメモリ１９にメモリされた内容を保持するため
のリチウム電池等の副電源である。
【００１２】次に、上記構成になるメモリ用電源回路の
動作を説明する。
動作を説明する。
【００１３】まず、電源制御回路１１の出力が「ロー」
で、第１、第２トランジスタ１３１，１３２がオフ、即
ち、“電源オフ”の状態では、メモリ１９の内容は、主
電源１０が接続されていればこの主電源１０からの電力
供給により、接続されていなければ副電源２０からの電
力供給により、それぞれ保持されている。
で、第１、第２トランジスタ１３１，１３２がオフ、即
ち、“電源オフ”の状態では、メモリ１９の内容は、主
電源１０が接続されていればこの主電源１０からの電力
供給により、接続されていなければ副電源２０からの電
力供給により、それぞれ保持されている。
【００１４】ここで電源制御回路１１の出力が「ハイ」
になると、第１、第２トランジスタ１３１，１３２がオ
ン、即ち、“電源オン”の状態となり、メモリ１９以外
の各回路１４に電力の供給が開始されると共に、第４ト
ランジスタ１７がオンとなることによって、第３トラン
ジスタ１６へのベース電流の供給が開始され、この第３
トランジスタ１６により、第１スイッチングダイオード
１５のアノードとカソードとの間が短絡される。
になると、第１、第２トランジスタ１３１，１３２がオ
ン、即ち、“電源オン”の状態となり、メモリ１９以外
の各回路１４に電力の供給が開始されると共に、第４ト
ランジスタ１７がオンとなることによって、第３トラン
ジスタ１６へのベース電流の供給が開始され、この第３
トランジスタ１６により、第１スイッチングダイオード
１５のアノードとカソードとの間が短絡される。
【００１５】この状態では、メモリ１９以外の回路１４
とメモリ１９との間の電位差は第３トランジスタ１６の
コレクタとエミッタとの間の電圧（約０．１Ｖ）程度に
抑えられるので、メモリ１９以外の回路１４の消費電力
の上昇及びメモリ１９の入力部におけるラッチアップ現
象の誘発は回避される。
とメモリ１９との間の電位差は第３トランジスタ１６の
コレクタとエミッタとの間の電圧（約０．１Ｖ）程度に
抑えられるので、メモリ１９以外の回路１４の消費電力
の上昇及びメモリ１９の入力部におけるラッチアップ現
象の誘発は回避される。
【００１６】次に、本発明の他の実施例を図２に基づき
説明する。なお、本実施例において、上述した図１に示
す実施例と同一部分については図面に同一符号を付して
説明する。
説明する。なお、本実施例において、上述した図１に示
す実施例と同一部分については図面に同一符号を付して
説明する。
【００１７】上述した図１に示す実施例が第１スイッチ
ングダイオード１６のアノードとカソードとの間の短絡
を第４トランジスタ１７で行なったのに対して、本実施
例はリレーで行なったものである。
ングダイオード１６のアノードとカソードとの間の短絡
を第４トランジスタ１７で行なったのに対して、本実施
例はリレーで行なったものである。
【００１８】即ち、図２中、２１は第１、第２トランジ
スタ１３１，１３２がオンの状態でメーク状態となり、
第１のスイッチングダイオード１５のアノードとカソー
ドとの間を短絡するリレー（短絡手段）である。
スタ１３１，１３２がオンの状態でメーク状態となり、
第１のスイッチングダイオード１５のアノードとカソー
ドとの間を短絡するリレー（短絡手段）である。
【００１９】本実施例の如くリレー２１を用いることに
より、短絡手段のコンパクト化を図る点では不利となる
。しかし、上述した図１の実施例において、回路１４と
メモリ１９との間に生じる第３トランジスタ１６のコレ
クタとエミッタとの間の電圧に相当する電位差は、本実
施例の場合には発生せず、特に、メモリ１９の消費電力
が大きい場合に有効である。
より、短絡手段のコンパクト化を図る点では不利となる
。しかし、上述した図１の実施例において、回路１４と
メモリ１９との間に生じる第３トランジスタ１６のコレ
クタとエミッタとの間の電圧に相当する電位差は、本実
施例の場合には発生せず、特に、メモリ１９の消費電力
が大きい場合に有効である。
【００２０】
【発明の効果】以上説明したように本発明によれば、主
電源からのメモリ以外の回路への電力供給が行なわれて
いる状態において、上記主電源と上記メモリとの間の電
源線に介装されたスイッチングダイオードを短絡させる
短絡手段を設けたことにより、当該状態におけるメモリ
の電源とメモリ以外の各回路の電源との間の電位差を抑
制することができる。その結果、下記■及び■の効果を
奏する。
電源からのメモリ以外の回路への電力供給が行なわれて
いる状態において、上記主電源と上記メモリとの間の電
源線に介装されたスイッチングダイオードを短絡させる
短絡手段を設けたことにより、当該状態におけるメモリ
の電源とメモリ以外の各回路の電源との間の電位差を抑
制することができる。その結果、下記■及び■の効果を
奏する。
【００２１】■メモリ以外の回路でメモリの入力とその
出力が接続されている回路部分における電力消費を低減
することができる。
出力が接続されている回路部分における電力消費を低減
することができる。
【００２２】■メモリがＣＭＯＳの場合に、ラッチアッ
プ現象による該メモリの発熱及び破壊等を防止すること
ができる。
プ現象による該メモリの発熱及び破壊等を防止すること
ができる。
【図１】本発明の一実施例に係るメモリ用電源回路のブ
ロック構成図である。
ロック構成図である。
【図２】本発明の他の実施例に係る図１と同状図である
。
。
【図３】従来のメモリ用電源回路のブロック構成図であ
る。
る。
１０ 主電源
１５ スイッチングダイオード
１６ トランジスタ（短絡手段）
１８ スイッチングダイオード
１９ メモリ
Claims (1)
- 【請求項１】 主電源と、該主電源からの電力供給が
遮断されている場合にメモリの内容を保持するための副
電源と、これら両電源と上記メモリとの間の電源線にそ
れぞれ介装されたスイッチングダイオードとからなるメ
モリ用電源回路において、上記主電源から上記メモリ以
外の回路への電力供給が行なわれている状態で、上記主
電源と上記メモリとの間の電源線との間に介装された上
記スイッチングダイオードを短絡させる短絡手段を設け
たことを特徴とするメモリ用電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168724A JPH04366498A (ja) | 1991-06-13 | 1991-06-13 | メモリ用電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168724A JPH04366498A (ja) | 1991-06-13 | 1991-06-13 | メモリ用電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04366498A true JPH04366498A (ja) | 1992-12-18 |
Family
ID=15873257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3168724A Pending JPH04366498A (ja) | 1991-06-13 | 1991-06-13 | メモリ用電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04366498A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013114685A (ja) * | 2011-11-24 | 2013-06-10 | Astrium Limited | 電圧制御 |
-
1991
- 1991-06-13 JP JP3168724A patent/JPH04366498A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013114685A (ja) * | 2011-11-24 | 2013-06-10 | Astrium Limited | 電圧制御 |
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