JPH0436670A

JPH0436670A - 電子部品試験装置

Info

Publication number: JPH0436670A
Application number: JP2143638A
Authority: JP
Inventors: Atsushi Kurita; 栗田　淳; Kazuya Yamazaki; 和也山崎; Kiyoyasu Hiwada; 清康檜皮
Original assignee: Yokogawa Hewlett Packard Ltd
Current assignee: Hewlett Packard Japan Inc
Priority date: 1990-05-31
Filing date: 1990-05-31
Publication date: 1992-02-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は電子装置の試験に関わり、特に多種類の信号を
多様な関係で用いる混在信号（ｍｉｘｅｄｓｉｇｎａｌ
）装置の試験に好適な電子部品試験装置と電子部品試験
方法に関係している。

〔従来技術とその問題〕

電子部品の近年の進歩は、その機能の多様さ、性能の向
上が物理形状の増大を抑制しつつ達成されるところに見
られる。その共形例が大規模集積回路（ＬＳＩ）である
。

以下ＬＳＩを被測定装置（ＤＯＴ）とする試験を例にと
って説明をおこなう。勿論、説明される試験は、もっと
小規模な集積回路（ＩＣ）や個別部品（トランジスタ、
ＰＵＴ　、抵抗、コンデンサ、インダクタなど）の試験
にも適用できる。

最近のＬＳＩの特徴は、従来当該ＬＳＩの周辺回路であ
ったものを内部に取り込み、機能の拡充がなされるとと
もに、製造工程の改良につれて高速化が達成されるとこ
ろにある。その結果、ＬＳＩの人出力信号は、直流信号
（ＤＣ）、デジタル信号、アナログ信号の全てを含む。

それら入出力信号の時間関係も同期及び非同期の双方を
含むとともに、信号変調速度は１００ＭＨ２以上にもな
る。本願明細書では、これら入出力信号を総称して混在
信号（＋＋ｉｘｅｄｓｉｇｎａｌ）と言う。従来のＬＳ
Ｉ試験装置は、それ以前のＩＣ試験装置の拡張によって
実現されることが多く、そうでないものも概念的にＩＣ
試験装置のそれに従うものが多かった。そのため、ＬＳ
Ｉの内部を機能ブロック毎に分割し、各機能ブロック毎
に試験を行うことを基本としていた。

たとえば、デジタル信号を扱う機能ブロックに対してデ
ジタルＩＣテスタと同様の試験をおこない、アナログ信
号を扱う機能ブロックに対してはアナログＩＣテスタと
同様の試験をおこなっていた。全ての機能ブロックの試
験に合格したＬＳＩが良品と判定されるわけである。こ
のような分割統治形の試験は、上記各部の独立性が高い
場合は効率的システムと言えるが、最近のＬＳＩのよう
に、各機能ブロック間の独立性が低い場合には、ＬＳＩ
の実使用環境での動作を保証する試験とはならない。

例えば、高速アナログ・デジタル変換器においては、単
に入出力変換特性を直流で評価しても、実使用環境での
評価をしたことにはならない。入力信号周波数と変換誤
差の関係、入力波形と変換誤差の関係、入力波形と変換
クロックの相互関係と変換誤差の関係などが実環境では
問題となる。

さらに通信用インタフェースＩＣでは、入出力を非同期
で行ないながら、同期デジタル回路にデータが入出力さ
れ、かつ入出力はアナログ信号を受信することもある。

デジタル・フィルタもアナログ入出力と内部デジタル回
路がアナログ・デジタル変換器（ＡＤＣ）とデジタル・
アナログ変換器（ＤＡＣ）を介して接続されている。入
力信号と内部クロックの関係に依存する伝達関数の誤差
や雑音、スプリアス特性が評価されなければならない。

また、帰還回路を外付するＬＳＩの試験では、ある出力
信号を測定評価した後、直ちに制御入力を計算して供給
する必要がある。例えば、ＡＤＣの過は多数ある。

さらに、ＬＳＩの各ビンの出力を組み合わせて計算した
結果を評価に用いるような場合、その計算の速度が遅い
という問題があった０例えば、各ピンに接続される信号
発生及び信号測定各モジュー・ルあるいは信号発生と信
号測定共用モジュール（以下単にＧＭモジュールと称す
る）と信号処理モジュールがメモリを介して接続される
構成では、メモリへのデータの取り込み、計算結果の格
納、山間や信号処理モジュール間通信は、上位の処理装
置の介在や、信号処理装置の逐次通信によらなければな
らず、低速であるし、これらの手順のプログラムは繁雑
を決めるものであった。

〔発明の目的〕

従って本発明の目的は、混在信号を入出力する被試験電
子部品の実使用環境を模擬する試験をおこなう電子部品
の試験装置を提供することである。

〔発明の概要〕

本発明の一実施例によれば、試験系列（ｔｅｓｔｓｅｑ
ｕｅｎｃｅ）を実行するため、ＧＭモジュールを制御す
るシーケンサは階層構成されており、長大な試験系列が
、中央処理装置の介在なしに実行される。

階層構成により、最低位シーケンサによって制御される
ｌ、Ｍモジュールまでの配線が減少する。即ち、いくつ
かのシーケンサがメモリを有し、その中に既定のシーケ
ンスを与えることにより、配線により伝達すべき情報量
を減らすことができるからである。

サラに、本発明の一実施例では上記のシーケンサとＧＭ
モジュールは全て同一のクロック源によって同期をとり
うる構成になっており、ＤＯＴの所望の入出力信号を同
期化することが可能である。

また、複数クロック源によって、上記シーケンサとＧＭ
モジュールを時間的に関連づける場合、それらの波形の
局部的一致を用いてシーケンスの変更を１有効最低クロ
ツク内で行うように構成しているので、シーケンスの待
ち時間や乱れが生じない。さらに複数のクロック源の相
互の周波数を有理比に選んで、擬似的な非同期制御をお
こなうことも可能である。この場合シーケンサの状態制
御はクロック・エツジの一致点を検出してつぎの１クロ
ック周期内に実行することも可能である。

シーケンサで制御される０Ｍモジュールとともに信号処
理装置ｉ　（ＤＳＰと称する）を用いることによりルか
らの信号はこのＤＳＰにより前処理されて上位のシーケ
ンサや中央処理装置に帰還される。また、ＤＳＰ同志が
専用のバスを存しており、相互に通信するようにプログ
ラムされうるから、ＤＳＰ出力を高速で相互演算処理す
ることも可能となる。これらのＤＳＰの通信及び通信を
ともなう計算処理もシーケンサ及び０Ｍモジュールに対
すると同じクロック源に同期して行われるから、それら
の出力や動作も予測可能で再現性が保証される。従って
、ＯＵＴの実環境の安定で正確な模擬が可能となる。

特にＯＵＴの実時間試験が容易に行えるという特徴があ
る。

〔発明の実施例〕

第１図は本発明の一実施例の電子部品試験装置（テスタ
と称する）１のブロック図、第２図は第１図における被
試験部品（ＯＵＴ）　１８６の一般化モデル２の機能ブ
ロック図である。

一般化モデル（ＧＭと称する）２は、混在信号電子部品
（ＤＯＴと称する）の汎用モデルであり、その機能ブロ
ックの一部を欠くものも本願発明におけるＤＵＴとして
適格である。ＧＭ２の機能ブロックとしては、クロック
信号の入出力と内部タイミング制御をおこなうタイミン
グ発生器２１、デジタル・パターンのインタフェース（
Ｄ−ＩＰと称する）２２、アナログ信号の受信規格化、
デジタル化をそれぞれおこなうアナログ回路２６とアナ
ログ・デジタル変換器（ＡＤＣと称する）２４、アナロ
グ信号を出力するためデジタル信号のアナログ化とアナ
ログ信号の規格化送信をそれぞれおこなうデジタル・ア
ナログ変換器（ＤＡＣと称する）２５、アナログ回路２
７及びＤ−ＩＰ２２、ＡＤＣ２４、ＤＡＣ２５に接続さ
れ、デジタル信号の入出力と処理をおこなうデジタル信
号処理装置（ＤＳＰと称する）とから構成されている。

第１図はテスタ１の構成を示している。矩形で示された
各部分は、ハードウェアで実現されているが、それをソ
フトウェアで実現するように変えることも可能である。

しかし、−ｉに速度が遅くなるので好もしいとは言いが
たい。

テステ１は中央処理装置（ＣＰＵと称する）１００によ
ってプログラムされる。ｃｐｕｉｏｏによって試験系列
（テスト・シーケンス二ＴＳと称する）がプログラムさ
れ、必要なマイクロ・プログラムがシーケンサ１２２．
１３２．１４３．１５３などに入力されると、試験はマ
スク・シーケンサ（ＭＳＳと称する）１２２によって、
中央処理装置とは独立に進行させられる。また各サブシ
ステム１２．１３．１４．１５．１７や時間測定モジュ
ール１６などは全てマスター・クロック　（ＭＣＬＫと
称する）　サブシステム（ＭＣＬＫ−５Ｓ）　１１から
供給されるクロック信号に同期して動作する。

以下にテスタ１の構成と動作を説明する。

テスタ１はＭＣＬＫ−３５１１、サブシステム群（デジ
タル・マスク・サブシステム１２　：　ＤＭ−ＳＳ１２
　、デジタル・スレーブ・サブシステム１３　：　ＤＳ
−ＳＳ１３　、波形発生器サブシステム１４　：　ＷＧ
−ＳＳ１４　、波形デジタイザ・サブシステム１５　：
　ＷＤ−ＳＳ１５　、時間測定モジュール１６　：　７
ＭＭ１６、直流サブシステム１７　：　ＤＣ−８５１７
から構成される）及びピンエレクトロニクス及び０ＵＴ
１８６を搭載し、サブシステム群とインタフェースする
テスト・ヘッド１８とから構成されている。

ＭＣＬＫ−ＳＳＩＩは０ＵＴ１８６のタイミング発生器
２１、あるいはＤＳＰ２３からＤＵＴのマスク・クロッ
クをバッファ１８１を介して入力し、該入力と同期した
第１マスク・クロックＭＣＬＫ　１と第２マスク・クロ
ックＭＣＩ、に２を生成する。バッファ１８１の出力を
受けた基準クロック発生器１１１は、該出力に同期した
出力を第１、第２クロック発生器１１２．１１３に入力
し、第１、第２マスク・クロックを発生させる。ＭＣＬ
Ｋ　１、ＭＣＬＫ　２はともにＤＵＴマスタ・クロック
に同期することができる。勿論ＤＵＴマスク・クロック
のない場合や、ＤＯＴマスク・クロックを使用しない場
合、あるいは別の信号によって基準クロック発生器を、
同期化する場合も基準クロックを発生できるように構成
することは容易である。

ＭＣＬＫ　１とＭＣＬＫ　２とは互いに周波数が異なる
が、それらの周波数は有理比に選ばれるのが好適である
。

タイミング・ハンドラ１１４はＭＣＬＫ　１とＭＣＬＫ
　２の信号遷移の一致を検出し、テスタ１のマスク・シ
ーケンサ（第１図ではマスク・シーケンサ１２２）を制
御するための信号を発生する。

例えば、マスク・シーケンサのシーケンス即ち試験系列
（テスト・シーケンス）が開始される。

前記一致の不確かさは、一実施例ではｉｎｓである。

ＤＵＴ１８６は一般にデジタル・パターンやデジタル信
ロックに信号を供給して、テスト・シーケンスを定める
サブシステムとしてＤＭ−ＳＳ１２を有している。

聞−５Ｓ１２はデジタル・タイミング発生器（ＤＥＴＧ
と称する）１２１、ＤＥＴＧ１２によってタイミングさ
れてプロダラムされたテスト・シーケンスを出力するマ
スク・シーケンサ１２２、マスク・シーケンサ１２２に
よって制御されるベクトル・メモリ１２４ａ工ツジ発生
器（ＥＧと称する）１２４ｂ、フォーマツタ（ＦＭＴと
称する）１２４ｃから成るＤＵＴ１８６のピン毎のデジ
タル信号を生成する従来技術のＤＭ−５Ｓパー・ピン資
源（ＰＰＰと称する）１２４を有しており、その出力は
ピン・ドライバ１８２ａを介してＤｔｌＴ１８６に入力
される。

さらに、本発明の一実施例では、データ処理資源１２３
を有している。データ処理資源（ＤＰＲと称する）１２
３はＤＳＰ１２３ｂとＤＳＰ１２３ｂが演算するデータ
を格納するデータメモリ１２３ａとから成り立っている
。

ＤＰＲ１２４はベクトル・メモリ１２４ａのテスト・ベ
クトルに演算処理をおこなってＤＰＲ１２の出力を変更
することができる。またＤＳＰ１２３ｂは、他のサブシ
ステム（例えばＤＳ−８Ｓ１３のＤＳＰ１３３ｂと通信
をおこなってデータの入出力が可能である。ＤＰＲ１２
３の動作はマスク・シーケンサ１２２によって制御され
る。

ＤＳ−５Ｓ１３はＤＭ−５Ｓ１２と同様の構成であり、
スレーブ・シーケンサ１３２がマスク・シーケンサ１２
２にかわるところだけが異なる。ＤＧＴＧ１３１　、ス
レーブ・シーケンサ１３２　、ＤＰＲ１３３、ＰＰＲ１
３４、データ・メモリ１３３ａ、　ＤＳＰ１３３ｂ　、
ベクトル・メモリ１３４ａ、　ＥＧ１３４ｂ、　ＦＭＴ
Ｉ３４ｃ　、ピン・ドライバ１８３ａがそれぞれＤＧＴ
Ｇ１２１　、マスター・シーケンサ１２２　、ＤＰＲ１
２３、対応して、同様の動作をおこなう。

ＫＧ−５８１４は任意波形を周知の方法で発生すること
を基本としているが、内部にＤＳＰ１４４ｂを有してお
り、格納された波形に演算を施して出力できる。

ＷＧ−３Ｓ１４はタイミング発生器１４ＧＴＧ１４１で
タイミングされたＡＷＧシーケンサ１４３、ＡＷＧシー
ケンサ１４３に格納されそして出力されるシーケンスに
従って波形を発生する波形発生部１４４を有する。それ
らは通常テスタ１の所望のチャネル分だけ用意されるパ
ー・チャネル資源（ＰＣＲ）　１４２を構成している。

波形発生部１４４は波形メモリ１４４ａ、そのデジタル
出力をアナログ波形に変換するＤＡＣ１４４Ｃで構成さ
れる従来技術での波形発生と、波形メモ１月４４ａに格
納された波形にＤＳＰ１４４ｂで演算を施して、ＤＡＣ
１４４０入力する本発明による波形発生の方法とが実施
可能である。

ＷＧ−ＳＳ１４の出力は出力増幅器１８４を介して０Ｕ
Ｔ１８６のピンに与えられる。

ＷＧ−ＳＳ１４の逆の動作をする一Ｄ−ＳＳ１５は、Ｄ
ＩＪＴ１８６の信号出力ピンから入力増幅器１８５を介
して信号を入力し、ＡＤＣ１５４ｃによりデジタル化し
た後、所望によりＤＳＰ１５４ｂで演算を施して波形メ
モリ１５４ａに格納する。その動作はデジタイザ・シー
ケンサ１５３が制御する。これらは所望のチャネル分だ
け用意されたＰＰＲ１３４を構成する。デジタイザ・シ
ーケンサ１５３のタイミング制御はタイミング発生器質
ＤＴＧ１５１がおこなう。

０ＵＴ１８６の各出力の時刻の計測は従来技術による計
時モジュール１６によっておこなわれる。計時の制御は
マスク・シーケンサ１２２によっておこわれる。

ＤＣ−ＳＳ１７はマスク・シーケンサ１２２で制御され
るタイミング発生器ＤＣＴＧ１７１によって制御される
。

ＯＵＴは１８６のデジタル入出力ピン毎のＤＣユニット
１８２ｂ、　１８３ｂ及びアナログ用ＳＭＵ１７２によ
ってＣＵＴ１８６の直流特性が測定される。従来直流測
定は中央処理装置ＣＰ［１１００によって非同期におこ
なわれていたが、本発明の一実施例では、マスク・シー
ケンサ１２２により同期的におこなわれる。従って、入
出力がアナログ信号であり、内部動作がデジタル信号処
理を含むような０ＵＴ１８６の試験も全てデジタル信号
に同期して行われるため、試験の安定度が増し、試験の
信顧性が向上する。

各タイミング発生器ＤＧＴＧ１２１　、ＤＥＴＧ１３１
　、ＷＧＴＧ１４１、ＷＤＴＧ１５１、ＤＣＴＧ１７１
に供給されるクロックは中央処理装置ＣＰＵ１００によ
ってＭＣＬＫ　１と肛ＬＫ２のいずれかに設定される。

サブシステム間でｍマスタ・クロックが異なっても、タ
イミング・ハンドラ１１４の一致信号で刻時されたマス
ク・シーケンサ１２２の制御信号によって、全てのサブ
システムを完全に同時刻制御することができる。また、
ＭＣＬＫ　ＩとＭＣｔ、Ｋ　２が異なる周波数であれば
、擬似的に非同期動作を模擬できる。

マスク・シーケンサ１２２の制御信号は第１図に示すよ
うに制御線１２２ａを介して各サブシステムのタイミン
グ発生器１３１．１４１．１５１．１７１と各サブシス
テムのスレーブ・シーケンサ１３２．１４３．１５３に
導入され、それらサブシステムヘシーケンス・ブロック
（ＳＤＫと称する）ベースの指令が支えられる。

ＳＢＫの例を以下に示す。

０Ｓ−５Ｓ１３　ヘ！：！一連のデジタル・パターンや
デジタル信号の発生、ＷＧ−ＳＳ１４へは一連の波形の発生、ＷＤ−ＳＳ１５
へは一連の波形サンプリング、時間測定モジュール１６
へは１つの時間測定、ＤＣ−ＳＳ１？へは一連の電圧と
電流の設定と測定を指令する。サブ・システムはその指
令に従ってＳＢＫ内のタイミング発生とシーケンス発生
を内部マイクロプログラムに従い、使用マスク・クロッ
クに同期しておこなう。

一方サブ・シーケンスの終了や、各ＤＳＰの結果、ＤＵ
ＴＩ８６の出力波形の評価結果は、信号線１２２ｂを介
して、即時にマスク・シーケンサ１２２に帰還される。

ＣＰＵ１００からの指令に対する応答、帰還された信号
の評価、テスト・シーケンスの変更（プログラム分岐）
はマスク・クロックの１周期内で終了するように判断・
変更機能がハードウェアにより実現され高速化されてい
る。そして、この動作様式はサブシステムのシーケンサ
・ブロック（ＳＢＫ）の実行やＤＳＰの計算結果による
シーケンス変更にも適用される。即ち、マスク・シーケ
ンサ１２２とスレーブ・シーケンサ１３２．１４３．１
５３はＣＰＵ１００により、前もって格納されたシーケ
ンスを実行し、マスタースレーブ動作を行っているとも
解される。

また、これらシーケンサ内のシーケンスの実行の変更は
全て１クロック周期内に終了するため、デッド・タイム
を生じない利点を有する。

第３図は、波形発生器サブシステムＫＧ−ＳＳ１４とＤ
Ｍ−ＳＳ１２又はＤＳ−ＳＳ１３の波形の関係を示す例
である。

プログラム３１．３２はマスクシーケンスとスレーブ・
シーケンスの各々を示すソフトウェア表示であり、実波
形の例が実波形群３３に示しである。

３３ａはＤＭ−３Ｓ１２又は０５−８Ｓ１３のベクトル
−７ドレスを示し、３３ｂは該ベクトル・アドレスのベ
クトルが刻時されフォーマットされて出力された波形で
ある。

マスク・シーケンサ１２２から与えられたシーケンス・
ブロックＳＢＫが波形１、波形２であると、ＡＷＧシー
ケンサはＳＢＫで定められた波形１．２を合成するため
波形片■、■、■、■、■を組み合わせて発生している
。３３ｃがＷＧ−５Ｓ１４の出力であり、３３ｄと３３
ｅが使用された波形片と波形を対応して示しである。デ
ジタル・ベクトルに同期して、デッド・タイムの生じな
い波形が発生される。

次にＤＳＰ１２３，１３３．１４４ｂ、１５４ｂについ
て説明する。これらＤＳＰのサブ・システム内における
機能についてはすでに説明した。

これら局部ＤＳＰはＣＰＵ１００と独立に且つクロック
と同期して共用のデータ・パス１９によって互いに交信
することができる。才たＣＰＵ１００からのデータ送受
信をもおこなう。その制御命令は、ＣＰＵ１００から予
め転送されており、ＣＰＵｌｏｏの同期命令あるいは各
サブ・システムのシーケンサの同期信号により動作を開
始する。ＤＳＰはデータの入力、演算、出力を制御命令
に従って実行する。データ・バス１９へのＤＳＰの接続
も制御命令によっであるいはＣＰＵ１００から直接に行
われる。

例えば、ＤＳＰ１５４ｂとＤＳＰ１４４ｂをデータ・バ
ス１９に接続して交信することにより、ＷＤ−８Ｓ１５
での測定結果を直ちにｗｓ−ｓｓ１４に帰還して、波形
の変更をおこなうことができる。

また、各ＤＳＰに並列処理をさせることにより、処理速
度が並列数に略比例して減少する。

例えば、各ＤＵＴピンの出力信号の平均を求める例があ
る。データ・バス１９を用いる交信をシリアル通信装置
として構成することもできる。

また、波形をＮ点すンプリングしてフーリエ変換する場
合の高速化が可能となる。ＷＤ−８ＳＩ５の複数チャネ
ルを並列接続して各チャネルのサンプリング速度を低減
しつつ、最終変換速度を上昇させることができる。

Ｎ＝ＬｘＭのとき、Ｌ点の離散フーリエ変換（ＤＦＴ）
をＭ個並列演算する場合は、（Ｌ点ＤＦＴの乗算数）ｘ
Ｍ＋　（Ｍ−１）ｘ　（Ｎ／２）の乗算が必要である。

またＬ点ＤＦＴの乗算回数はＦＦＴを用いないときＬ２
．Ｌが２のべき乗でＦＦＴが行われるとき（Ｌ／　２　
）　ｌ　ｏ　ｇｚ（Ｌ）である。

従って、本発明の実施例のようにＭ＝２あるいはＭ＝４
と選べば乗算数は、それぞれ（Ｎ／２）ｌ　ｏ　ｇ２．
（Ｎ）　、　（Ｎ／　２　）　Ｉ　ｏ　ｇｚ（Ｎ）　＋
（Ｎ／２）となり、２台あるいは４台のＤＳＰで分散処
理を行うときは、１台当りの乗算回数が減り、ＤＳＰ間
のデータ転送時間を越えても大幅な時間短縮が可能とな
る。

なお、サブシステムにおけるスレーブ・シーケンサはク
ロックに同期したデコーダとインデックス・レジスタを
用い、クロック同期したＳＢＫの起動をおこなうように
、マイクロプログラムの開始アドレスを指定するように
構成されている。従って、マスク・シーケンサにてから
の指令により１クロック周期内での多重分岐が行え、分
岐による波形へのデッド・タイム導入はない。本発明の
一実施例でのテスタ１はＭＣＬＫＩ、２として６４　ｍ
Ｈｚ−１２８ｍＨｚを用いている。

〔発明の効果〕

本発明の実施により以下の効果が生ずる。

１）中央処理装置はテスト・プログラムの実行の解読を
行い指令するだけで、テストの実行手順の進行に影響し
ない。従って、中央処理装置の負荷にテストの実行が影
響されず、ＤＵＴの実行環境を模擬しやすい。

２）従来中央処理装置で制御され、非同期に動作してい
た直流特性測定もマスク・シーケンサによりＤＵＴの他
の信号と同期して刻時実行されるので、測定の安定性、
明瞭性、繰り返し性は向上する。

３）混在信号装置の機能ブロックをその種別（アナログ
、デジタル、同期、非同期）にかかわらず、使用環境に
より近い環境で並列して評価できるので、評価の精度と
信頼性とが向上し、試験時間も短縮される。

４）全てのサブ・システムは同期したマスク・クロック
により刻時され、且つサブ・システムには“次の動作”
と“どこの動作”が前もって書き込まれており、テスト
・プログラムの作成は高級言語で行える。

５）同期したデコーダとインデックス・レジスタにより
、シーケンサの多重分岐と起動が１クロック周期内に行
われるので、サブ・システムの動作にデッド・タイムは
生じない。

６）多重シーケンサ構成をとるので、ハードウェア構成
上配線は減少する。

７）多重シーケンサ構成をとりつつ、それらは全て同期
されているので、サブ・システムの並列動作、独立動作
が安定性と繰り返し性を良好に保ちつつ行える。

８）ＤＵＴのクロックに同期された複数のクロックを用
いて、各サブ・システムの同期をとることにより、同期
信号の発生を、また複数クロック間の周波数差を利用し
て模擬的非同期動作を可能にして、同期、非同期混在Ｄ
ＵＴの試験を統合的にできる。

９）各サブ・システムあるいはチャネル毎に局部ＤＳＰ
を有し、信号処理を並列化し、全体の試験の高速化がな
される。

１０）局部ＤＳＰは相互に通信が可能であり、中央処理
装置とは独立に複数のＤＵＴピン信号に関する演算処理
、制御を行うことができるので、複雑な入出力環境を正
確に刻時しておこなうことができる。

【図面の簡単な説明】

第１図は、本発明の一実施例に係る電子部品試験装置の
ブロック図である。第２図は、電子部品の一般化モデルの機能ブロック図で
ある。第３図は、本発明による波形発生例を説明するための図
である。１００：中央処理装置１１　：マスク・クロック・サブシステム（ＭＣＬＫ−
３Ｓ）１１１：基準クロック発生器１１４：タイミング・ハンドラ１２　：デジタル・マスク・サブシステム（ＤＭ−８Ｓ
）１２２：マスク・シーケンサ（ＭＳＳ）１３　：デジタ
ル・スレーブ・サブシステム（ＤＳ−８Ｓ）二波形発生器サブシステム（ＷＧ−８Ｓ）：波形デジタイザ・サブシステム（ＷＤ−３Ｓ）二時間測定モジュール（ＴＭＭ）：直流サブシステム（ＤＳ−８Ｓ）１８　コテスト・ヘッド１８６：被試験電子装置；被測定装置

Claims

【特許請求の範囲】

　混在信号装置（ＭＳＤと称する）のデジタル入出力信
号の１つに同期して信号発生と信号測定を行う該ＭＳＤ
の直流特性測定サブシステムを含む前記ＭＳＤの試験を
するための電子部品試験装置。