JPH04367235A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04367235A JPH04367235A JP3143463A JP14346391A JPH04367235A JP H04367235 A JPH04367235 A JP H04367235A JP 3143463 A JP3143463 A JP 3143463A JP 14346391 A JP14346391 A JP 14346391A JP H04367235 A JPH04367235 A JP H04367235A
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- channel
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＣＤ（電荷結合素子
）型などの固体撮像素子、或はリニアイメージセンサ等
に用いる電荷転送素子及びその製造方法に関する。
）型などの固体撮像素子、或はリニアイメージセンサ等
に用いる電荷転送素子及びその製造方法に関する。
【０００２】
【従来の技術】上記電荷転送素子としては、従来、図１
４に示す構造のものが知られている。この素子は、Ｎ型
シリコン基板１１の上にＰ型不純物層（Ｐ型ウェル層）
１２が形成され、そのＰ型不純物層１２の上部にＮ型チ
ャンネル不純物層（電荷転送チャンネル部）１３及びＰ
型チャンネルストップ部１６が隣合わせに形成され、更
にその上に、間にゲート絶縁膜１４を挟んでゲート電極
１５が形成された構造となっている。
４に示す構造のものが知られている。この素子は、Ｎ型
シリコン基板１１の上にＰ型不純物層（Ｐ型ウェル層）
１２が形成され、そのＰ型不純物層１２の上部にＮ型チ
ャンネル不純物層（電荷転送チャンネル部）１３及びＰ
型チャンネルストップ部１６が隣合わせに形成され、更
にその上に、間にゲート絶縁膜１４を挟んでゲート電極
１５が形成された構造となっている。
【０００３】ところで、上記電荷転送素子は、次のよう
にして製造される。先ず、図１５に示すように、Ｎ型シ
リコン基板１１の上表面全面にＰ型不純物層（Ｐ型ウェ
ル層）１２を形成し、更にその上に、例えばＳｉＯ２か
らなるアライメント基準層１７を形成する。このアライ
メント基準層１７には、例えば上記Ｐ型不純物層１２の
上表面に付けた突起により基準位置に位置決め用のマー
クが突出形成される構成になしておく。
にして製造される。先ず、図１５に示すように、Ｎ型シ
リコン基板１１の上表面全面にＰ型不純物層（Ｐ型ウェ
ル層）１２を形成し、更にその上に、例えばＳｉＯ２か
らなるアライメント基準層１７を形成する。このアライ
メント基準層１７には、例えば上記Ｐ型不純物層１２の
上表面に付けた突起により基準位置に位置決め用のマー
クが突出形成される構成になしておく。
【０００４】その後、図１６に示すように前記マークに
基づいて位置決めしてレジスト膜１８を形成し、そのレ
ジスト膜１８の非形成部よりイオン注入を行ってＰ型ウ
ェル層１２上に電荷転送用ＣＣＤとして機能するＮ型チ
ャンネル不純物層１３を形成する。次いで、図１７に示
すように上記レジスト膜１８を除去した後、再度前記マ
ークに基づいて位置決めしてレジスト膜１９を形成し、
その非形成部からイオン注入してＰ型チャンネルストッ
プ部１６を形成する。次に、図１８に示すように前記レ
ジスト膜１９及びアライメント基準層１７を除去した後
、Ｐ型不純物層１２の表面上にゲート絶縁膜１４及びゲ
ート電極１５をこの順に形成する。このとき、ゲート電
極１５の上表面には、前述した突起によりマークが突出
形成される。その後、そのマークに基づいて位置決めし
てゲート電極１５の上の一部にレジスト膜２０を形成し
た後、エッチング等によりレジスト膜２０の下の部分を
残してゲート電極１５を除去することにより、図１４に
示した電荷転送素子を製造している。
基づいて位置決めしてレジスト膜１８を形成し、そのレ
ジスト膜１８の非形成部よりイオン注入を行ってＰ型ウ
ェル層１２上に電荷転送用ＣＣＤとして機能するＮ型チ
ャンネル不純物層１３を形成する。次いで、図１７に示
すように上記レジスト膜１８を除去した後、再度前記マ
ークに基づいて位置決めしてレジスト膜１９を形成し、
その非形成部からイオン注入してＰ型チャンネルストッ
プ部１６を形成する。次に、図１８に示すように前記レ
ジスト膜１９及びアライメント基準層１７を除去した後
、Ｐ型不純物層１２の表面上にゲート絶縁膜１４及びゲ
ート電極１５をこの順に形成する。このとき、ゲート電
極１５の上表面には、前述した突起によりマークが突出
形成される。その後、そのマークに基づいて位置決めし
てゲート電極１５の上の一部にレジスト膜２０を形成し
た後、エッチング等によりレジスト膜２０の下の部分を
残してゲート電極１５を除去することにより、図１４に
示した電荷転送素子を製造している。
【０００５】
【発明が解決しようとする課題】したがって、従来の電
荷転送素子の場合には、例えば電荷転送チャンネル部と
してのチャンネル不純物層１３の形成時と、チャンネル
ストップ部１６の形成時に、前もって形成したマークに
基づきアライメント合わせをそれぞれ行う必要がある。 つまり、この例の場合にはアライメント合わせを２回必
要とする。このため、素子設計段階でアライメントズレ
余裕度を大きく見込むことを要し、その結果としてチャ
ンネル不純物層１３の幅のバラツキが大きくなり、これ
により電荷転送量のバラツキも大きくなるという不都合
があった。
荷転送素子の場合には、例えば電荷転送チャンネル部と
してのチャンネル不純物層１３の形成時と、チャンネル
ストップ部１６の形成時に、前もって形成したマークに
基づきアライメント合わせをそれぞれ行う必要がある。 つまり、この例の場合にはアライメント合わせを２回必
要とする。このため、素子設計段階でアライメントズレ
余裕度を大きく見込むことを要し、その結果としてチャ
ンネル不純物層１３の幅のバラツキが大きくなり、これ
により電荷転送量のバラツキも大きくなるという不都合
があった。
【０００６】本発明はこのような従来技術の課題を解決
すべくなされたものであり、アライメント合わせの回数
を少なくして、電荷転送量のバラツキを低減し得る電荷
転送素子及びその製造方法を提供することを目的とする
。
すべくなされたものであり、アライメント合わせの回数
を少なくして、電荷転送量のバラツキを低減し得る電荷
転送素子及びその製造方法を提供することを目的とする
。
【０００７】
【課題を解決するための手段】本発明の電荷転送素子の
製造方法は、基板上に位置決めして電荷転送チャンネル
部およびチャンネルストップ部が形成される電荷転送素
子において、該電荷転送チャンネル部と該チャンネルス
トップ部とのうちの一方、及び位置決め用の基準パター
ンを基板上に形成する工程と、該基準パターンに基づい
て該両部のうちの他方を形成する工程と、を含んでおり
、そのことによって上記目的が達成される。
製造方法は、基板上に位置決めして電荷転送チャンネル
部およびチャンネルストップ部が形成される電荷転送素
子において、該電荷転送チャンネル部と該チャンネルス
トップ部とのうちの一方、及び位置決め用の基準パター
ンを基板上に形成する工程と、該基準パターンに基づい
て該両部のうちの他方を形成する工程と、を含んでおり
、そのことによって上記目的が達成される。
【０００８】また、本発明の電荷転送素子は、基板上に
位置決めして電荷転送チャンネル部およびチャンネルス
トップ部が形成された電荷転送素子において、該電荷転
送チャンネル部と該チャンネルストップ部とのうちの一
方が先に形成され、その形成の際に設けた位置決め用の
基準パターンに基づいて他方が後に形成されており、そ
のことによって上記目的が達成される。
位置決めして電荷転送チャンネル部およびチャンネルス
トップ部が形成された電荷転送素子において、該電荷転
送チャンネル部と該チャンネルストップ部とのうちの一
方が先に形成され、その形成の際に設けた位置決め用の
基準パターンに基づいて他方が後に形成されており、そ
のことによって上記目的が達成される。
【０００９】
【作用】本発明にあっては、電荷転送チャンネル部及び
チャンネルストップ部のうちの一方を形成する際に基準
パターンを同時に形成し、その後に前記基準パターンに
基づいて他方を形成する。このため、電荷転送チャンネ
ル部及びチャンネルストップ部の形成に際しては、アラ
イメント合わせ回数が１回でよく、素子設計時のアライ
メントズレによる設計マージンを従来の約１／２に減少
でき、それによりチャンネル不純物層の幅のバラツキを
低減できる。
チャンネルストップ部のうちの一方を形成する際に基準
パターンを同時に形成し、その後に前記基準パターンに
基づいて他方を形成する。このため、電荷転送チャンネ
ル部及びチャンネルストップ部の形成に際しては、アラ
イメント合わせ回数が１回でよく、素子設計時のアライ
メントズレによる設計マージンを従来の約１／２に減少
でき、それによりチャンネル不純物層の幅のバラツキを
低減できる。
【００１０】
【実施例】本発明の実施例について以下に説明する。
【００１１】図１は本発明の電荷転送素子（一部）の一
実施例を示す断面図である。この素子は、Ｎ型シリコン
基板２１の上にＰ型不純物層（Ｐ型ウェル層）２２が形
成されている。このＰ型不純物層２２の上層部の一部に
は凹状の窪み２９が形成され、この窪み２９の下に電荷
転送用のＣＣＤとして機能するＮ型チャンネル不純物層
（電荷転送チャンネル部）２３が形成され、その横にＰ
型チャンネルストップ部２６が設けられている。かかる
Ｐ型不純物層２２の上には、全面にわたってゲート絶縁
膜２４が形成され、更にその上には前記Ｎ型チャンネル
不純物層２３の上方部分にゲート電極２５が形成されて
いる。
実施例を示す断面図である。この素子は、Ｎ型シリコン
基板２１の上にＰ型不純物層（Ｐ型ウェル層）２２が形
成されている。このＰ型不純物層２２の上層部の一部に
は凹状の窪み２９が形成され、この窪み２９の下に電荷
転送用のＣＣＤとして機能するＮ型チャンネル不純物層
（電荷転送チャンネル部）２３が形成され、その横にＰ
型チャンネルストップ部２６が設けられている。かかる
Ｐ型不純物層２２の上には、全面にわたってゲート絶縁
膜２４が形成され、更にその上には前記Ｎ型チャンネル
不純物層２３の上方部分にゲート電極２５が形成されて
いる。
【００１２】次に、上述した構造の電荷転送素子の製造
方法について説明する。
方法について説明する。
【００１３】まず、図２に示すように、Ｎ型シリコン基
板２１に不純物ドープを注入したのち熱拡散することに
より、Ｐ型不純物層２２を形成する。次に、シリコン基
板２１上に、その表層部を熱酸化することにより、或は
ＣＶＤ法により１００〜１０００オングストロームのシ
リコン酸化膜２７ａを形成し、更にその上に一部を除い
てＳｉ３Ｎ４膜２７ｂを形成する。このＳｉ３Ｎ４膜２
７ｂは、例えばＣＶＤ法或はスパッタリング法によりシ
リコン酸化膜２７ａの全面に１０００〜５０００オング
ストローム形成し、その上に一部を残してレジスト膜２
７ｃをパターン形成すると共にエッチングすることによ
り形成する。なお、Ｓｉ３Ｎ４膜２７ｂの代わりに、Ｔ
ｉＮ、Ｗ又はＭｏ等を用いて同様な膜を形成してもよい
。
板２１に不純物ドープを注入したのち熱拡散することに
より、Ｐ型不純物層２２を形成する。次に、シリコン基
板２１上に、その表層部を熱酸化することにより、或は
ＣＶＤ法により１００〜１０００オングストロームのシ
リコン酸化膜２７ａを形成し、更にその上に一部を除い
てＳｉ３Ｎ４膜２７ｂを形成する。このＳｉ３Ｎ４膜２
７ｂは、例えばＣＶＤ法或はスパッタリング法によりシ
リコン酸化膜２７ａの全面に１０００〜５０００オング
ストローム形成し、その上に一部を残してレジスト膜２
７ｃをパターン形成すると共にエッチングすることによ
り形成する。なお、Ｓｉ３Ｎ４膜２７ｂの代わりに、Ｔ
ｉＮ、Ｗ又はＭｏ等を用いて同様な膜を形成してもよい
。
【００１４】その後、図３に示すように、シリコン酸化
膜２７ａの露出部及びレジスト膜２７ｃをエッチングし
、上表面が裸となったＰ型不純物層２２部分にイオン注
入法によりＰ層２８ａを形成する。次に、図４に示すよ
うに、前記Ｐ層２８ａに熱酸化を施して成長させて、厚
みが１００〜２０００オングストロームの熱酸化膜２８
ｂを得る。これによりシリコン基板２１と熱酸化膜２８
ｂとの界面が凹凸状となり、シリコン基板２１の上表面
に前記窪み２９が形成される。この窪み２９は、後述す
るように位置決め用の基準パターンとして使用される。 その後、Ｎ−イオンを注入して熱酸化膜２８ｂの下にＮ
型チャンネル不純物層２３を形成する。即ち、チャンネ
ル不純物層（電荷転送チャンネル部）２３は基準パター
ン２９に対してアライメント合わせを行うことなく形成
され、また、その形成の際に位置決め用の基準パターン
２９が形成される。
膜２７ａの露出部及びレジスト膜２７ｃをエッチングし
、上表面が裸となったＰ型不純物層２２部分にイオン注
入法によりＰ層２８ａを形成する。次に、図４に示すよ
うに、前記Ｐ層２８ａに熱酸化を施して成長させて、厚
みが１００〜２０００オングストロームの熱酸化膜２８
ｂを得る。これによりシリコン基板２１と熱酸化膜２８
ｂとの界面が凹凸状となり、シリコン基板２１の上表面
に前記窪み２９が形成される。この窪み２９は、後述す
るように位置決め用の基準パターンとして使用される。 その後、Ｎ−イオンを注入して熱酸化膜２８ｂの下にＮ
型チャンネル不純物層２３を形成する。即ち、チャンネ
ル不純物層（電荷転送チャンネル部）２３は基準パター
ン２９に対してアライメント合わせを行うことなく形成
され、また、その形成の際に位置決め用の基準パターン
２９が形成される。
【００１５】次に、図５に示すように、Ｓｉ３Ｎ４膜２
７ｂ、シリコン酸化膜２７ａ及び熱酸化膜２８ｂを除去
した後、Ｐ型不純物層２２の上にゲート絶縁膜２４を全
面にわたって形成し、その後、図６に示すように上記基
準パターン２９に基づいて位置決めしてチャンネルスト
ップ部形成用のレジストパターン３０ａを形成し、イオ
ン注入法でＰ＋イオンを注入してＰ型チャンネルストッ
プ部２６を形成する。
７ｂ、シリコン酸化膜２７ａ及び熱酸化膜２８ｂを除去
した後、Ｐ型不純物層２２の上にゲート絶縁膜２４を全
面にわたって形成し、その後、図６に示すように上記基
準パターン２９に基づいて位置決めしてチャンネルスト
ップ部形成用のレジストパターン３０ａを形成し、イオ
ン注入法でＰ＋イオンを注入してＰ型チャンネルストッ
プ部２６を形成する。
【００１６】次いで、図７に示すように、前記レジスト
パターン３０ａを除去した後、ゲート絶縁膜２４の上に
全面にわたりゲート電極２５を付着させ、その後、上記
基準パターン２９に基づき位置決めしてレジストパター
ン３０ｂを形成し、ゲート電極２５をパターニングする
。これにより図１に示す構造の電荷転送素子が得られる
。
パターン３０ａを除去した後、ゲート絶縁膜２４の上に
全面にわたりゲート電極２５を付着させ、その後、上記
基準パターン２９に基づき位置決めしてレジストパター
ン３０ｂを形成し、ゲート電極２５をパターニングする
。これにより図１に示す構造の電荷転送素子が得られる
。
【００１７】したがって、本発明にあっては、チャンネ
ル不純物層（電荷転送チャンネル部）２３及びチャンネ
ルストップ部２６を形成する際、チャンネルストップ部
２６についてだけ基準パターン２９に対してアライメン
ト合わせを行えばよい。このため、アライメント合わせ
回数が１回でよく、素子設計時のアライメントズレによ
る設計マージンを従来の約１／２に減少でき、それによ
りチャンネル不純物層の幅のバラツキを低減することが
可能となり、電荷転送量のバラツキを少なくすることが
できる。
ル不純物層（電荷転送チャンネル部）２３及びチャンネ
ルストップ部２６を形成する際、チャンネルストップ部
２６についてだけ基準パターン２９に対してアライメン
ト合わせを行えばよい。このため、アライメント合わせ
回数が１回でよく、素子設計時のアライメントズレによ
る設計マージンを従来の約１／２に減少でき、それによ
りチャンネル不純物層の幅のバラツキを低減することが
可能となり、電荷転送量のバラツキを少なくすることが
できる。
【００１８】なお、この実施例においては電荷転送チャ
ンネル部２３を形成する箇所に基準パターン２９を形成
し、先に電荷転送チャンネル部２３を形成して、後にチ
ャンネルストップ部２６を形成しているが、本発明はこ
れとは逆に、基準パターンをチャンネルストップ部を形
成する箇所に形成して、先にチャンネルストップ部を形
成するようにしてもよい。
ンネル部２３を形成する箇所に基準パターン２９を形成
し、先に電荷転送チャンネル部２３を形成して、後にチ
ャンネルストップ部２６を形成しているが、本発明はこ
れとは逆に、基準パターンをチャンネルストップ部を形
成する箇所に形成して、先にチャンネルストップ部を形
成するようにしてもよい。
【００１９】図８は本発明の他の実施例を示す断面図で
ある。この素子は、Ｎ型シリコン基板３１の上にＰ型不
純物層（Ｐ型ウェル層）３２が形成されている。このＰ
型不純物層３２の上層部には、電荷転送用のＣＣＤとし
て機能するＮ型チャンネル不純物層（電荷転送チャンネ
ル部）３３が形成され、その横にＰ型チャンネルストッ
プ部３６が設けられている。かかるＰ型不純物層３２の
上には、全面にわたって例えばＳｉＯ２からなる第１の
ゲート絶縁膜３４ａが形成され、その上に一部を除いて
例えばＳｉ３Ｎ４又はＳｉＯ２等からなる第２のゲート
絶縁膜３４ｂが形成され、その第２のゲート絶縁膜３４
ｂの非形成部と形成部とを覆って、例えばＳｉ３Ｎ４又
はＳｉＯ２等からなる第３のゲート絶縁膜３４ｃが形成
されている。第３のゲート絶縁膜３４ｃは、第２のゲー
ト絶縁膜３４ｂの非形成部の上に窪み３９を有する。こ
の第３のゲート絶縁膜３４ｃの上には、Ｎ型チャンネル
不純物層３３の上方部分に、前記窪み３９の内部に端部
を配設してゲート電極３５が形成されている。
ある。この素子は、Ｎ型シリコン基板３１の上にＰ型不
純物層（Ｐ型ウェル層）３２が形成されている。このＰ
型不純物層３２の上層部には、電荷転送用のＣＣＤとし
て機能するＮ型チャンネル不純物層（電荷転送チャンネ
ル部）３３が形成され、その横にＰ型チャンネルストッ
プ部３６が設けられている。かかるＰ型不純物層３２の
上には、全面にわたって例えばＳｉＯ２からなる第１の
ゲート絶縁膜３４ａが形成され、その上に一部を除いて
例えばＳｉ３Ｎ４又はＳｉＯ２等からなる第２のゲート
絶縁膜３４ｂが形成され、その第２のゲート絶縁膜３４
ｂの非形成部と形成部とを覆って、例えばＳｉ３Ｎ４又
はＳｉＯ２等からなる第３のゲート絶縁膜３４ｃが形成
されている。第３のゲート絶縁膜３４ｃは、第２のゲー
ト絶縁膜３４ｂの非形成部の上に窪み３９を有する。こ
の第３のゲート絶縁膜３４ｃの上には、Ｎ型チャンネル
不純物層３３の上方部分に、前記窪み３９の内部に端部
を配設してゲート電極３５が形成されている。
【００２０】次に、この電荷転送素子の製造方法につい
て説明する。先ず、図９に示すようにＮ型シリコン基板
３１の上に全面にわたってＰ型不純物層３２、第１の絶
縁膜３４ａ、及び第２の絶縁膜３４ｂをこの順に形成す
る。次いで、図１０に示すように、上記第２の絶縁膜３
４ｂの上にレジスト膜３７を所定のパターンで形成し、
その後エッチング等によりレジスト膜３７の形成がない
第２の絶縁膜３４ｂ部分を除去し、続いてレジスト膜３
７の非形成部よりイオン注入を行って、Ｐ型不純物層３
２の上層部にＰ型チャンネルストップ部３６を形成する
。
て説明する。先ず、図９に示すようにＮ型シリコン基板
３１の上に全面にわたってＰ型不純物層３２、第１の絶
縁膜３４ａ、及び第２の絶縁膜３４ｂをこの順に形成す
る。次いで、図１０に示すように、上記第２の絶縁膜３
４ｂの上にレジスト膜３７を所定のパターンで形成し、
その後エッチング等によりレジスト膜３７の形成がない
第２の絶縁膜３４ｂ部分を除去し、続いてレジスト膜３
７の非形成部よりイオン注入を行って、Ｐ型不純物層３
２の上層部にＰ型チャンネルストップ部３６を形成する
。
【００２１】次に、図１１に示すようにレジスト膜３７
を除去し、第２のゲート絶縁膜３４ｂの非形成部と形成
部とを覆って第３のゲート絶縁膜３４ｃを形成する。こ
のとき、第３のゲート絶縁膜３４ｃには、第２のゲート
絶縁膜３４ｂの非形成部の上に前記窪み３９が形成され
るように行う。この窪み３９は位置決め用の基準パター
ンとして用いるべく形成したものである。
を除去し、第２のゲート絶縁膜３４ｂの非形成部と形成
部とを覆って第３のゲート絶縁膜３４ｃを形成する。こ
のとき、第３のゲート絶縁膜３４ｃには、第２のゲート
絶縁膜３４ｂの非形成部の上に前記窪み３９が形成され
るように行う。この窪み３９は位置決め用の基準パター
ンとして用いるべく形成したものである。
【００２２】その後、図１２に示すように第３のゲート
絶縁膜３４ｃの上に、前記基準パターン３９に基づいて
位置決めしてレジスト膜３８を形成し、そのレジスト膜
３８の非形成部よりイオン注入を行って、Ｐ型不純物層
３２の上層部にＮ型チャンネル不純物層（電荷転送チャ
ンネル部）３３を形成する。次に、上記レジスト膜３８
を除去し、第３のゲート絶縁膜３４ｃの上に、全面にわ
たってゲート電極３５を付着させ、その後、上記基準パ
ターン３９に基づき位置決めしてレジストパターン４０
を形成し、ゲート電極３５をパターニングする。これに
より図８に示す構造の電荷転送素子が得られる。
絶縁膜３４ｃの上に、前記基準パターン３９に基づいて
位置決めしてレジスト膜３８を形成し、そのレジスト膜
３８の非形成部よりイオン注入を行って、Ｐ型不純物層
３２の上層部にＮ型チャンネル不純物層（電荷転送チャ
ンネル部）３３を形成する。次に、上記レジスト膜３８
を除去し、第３のゲート絶縁膜３４ｃの上に、全面にわ
たってゲート電極３５を付着させ、その後、上記基準パ
ターン３９に基づき位置決めしてレジストパターン４０
を形成し、ゲート電極３５をパターニングする。これに
より図８に示す構造の電荷転送素子が得られる。
【００２３】即ち、この実施例においては、基準パター
ン形成用である第２のゲート絶縁膜３４ｂの非形成部を
介し、しかも基準パターン３９に対して位置決めするこ
となくチャンネルストップ部３６が形成され、その後電
荷転送チャンネル部３３が基準パターン３９に対して位
置決めして形成される。したがって、この場合にも、電
荷転送チャンネル部３３とチャンネルストップ部３６と
を形成する順序が前述した実施例とは逆であるが、これ
らの形成に際してアライメント合わせは１回で済むこと
になり、前同様の効果が得られる。
ン形成用である第２のゲート絶縁膜３４ｂの非形成部を
介し、しかも基準パターン３９に対して位置決めするこ
となくチャンネルストップ部３６が形成され、その後電
荷転送チャンネル部３３が基準パターン３９に対して位
置決めして形成される。したがって、この場合にも、電
荷転送チャンネル部３３とチャンネルストップ部３６と
を形成する順序が前述した実施例とは逆であるが、これ
らの形成に際してアライメント合わせは１回で済むこと
になり、前同様の効果が得られる。
【００２４】なお、この実施例においてはチャンネルス
トップ部３６を形成する箇所に基準パターン３９を形成
し、先にチャンネルストップ部３６を形成して、後に電
荷転送チャンネル部３３を形成しているが、本発明はこ
れとは逆に、基準パターンを電荷転送チャンネル部を形
成する箇所に形成して、先に電荷転送チャンネル部を形
成するようにしてもよい。
トップ部３６を形成する箇所に基準パターン３９を形成
し、先にチャンネルストップ部３６を形成して、後に電
荷転送チャンネル部３３を形成しているが、本発明はこ
れとは逆に、基準パターンを電荷転送チャンネル部を形
成する箇所に形成して、先に電荷転送チャンネル部を形
成するようにしてもよい。
【００２５】
【発明の効果】本発明の場合には、電荷転送チャンネル
部及びチャンネルストップ部のうちの一方を形成する際
に基準パターンを同時に形成し、その後に前記基準パタ
ーンに基づいて他方を形成するため、電荷転送チャンネ
ル部及びチャンネルストップ部の形成に際しては、アラ
イメント合わせ回数が１回でよく、素子設計時のアライ
メントズレによる設計マージンを従来の約１／２に減少
でき、それによりチャンネル不純物層の幅のバラツキを
低減できるので、電荷転送量のバラツキを少なくするこ
とが可能となる。
部及びチャンネルストップ部のうちの一方を形成する際
に基準パターンを同時に形成し、その後に前記基準パタ
ーンに基づいて他方を形成するため、電荷転送チャンネ
ル部及びチャンネルストップ部の形成に際しては、アラ
イメント合わせ回数が１回でよく、素子設計時のアライ
メントズレによる設計マージンを従来の約１／２に減少
でき、それによりチャンネル不純物層の幅のバラツキを
低減できるので、電荷転送量のバラツキを少なくするこ
とが可能となる。
【図１】本発明の電荷転送素子を示す断面図。
【図２】図１の電荷転送素子の製造工程を示す断面図。
【図３】図１の電荷転送素子の製造工程を示す断面図。
【図４】図１の電荷転送素子の製造工程を示す断面図。
【図５】図１の電荷転送素子の製造工程を示す断面図。
【図６】図１の電荷転送素子の製造工程を示す断面図。
【図７】図１の電荷転送素子の製造工程を示す断面図。
【図８】本発明の他の実施例を示す断面図。
【図９】図８の電荷転送素子の製造工程を示す断面図。
【図１０】図８の電荷転送素子の製造工程を示す断面図
。
。
【図１１】図８の電荷転送素子の製造工程を示す断面図
。
。
【図１２】図８の電荷転送素子の製造工程を示す断面図
。
。
【図１３】図８の電荷転送素子の製造工程を示す断面図
。
。
【図１４】従来の電荷転送素子を示す断面図。
【図１５】図１４の電荷転送素子の製造工程を示す断面
図。
図。
【図１６】図１４の電荷転送素子の製造工程を示す断面
図。
図。
【図１７】図１４の電荷転送素子の製造工程を示す断面
図。
図。
【図１８】図１４の電荷転送素子の製造工程を示す断面
図。
図。
２１、３１ シリコン基板
２３、３３ チャンネル不純物層（電荷転送チャンネ
ル部） ２６、３６ チャンネルストップ部 ２９、３９ 基準パターン（窪み）
ル部） ２６、３６ チャンネルストップ部 ２９、３９ 基準パターン（窪み）
Claims (2)
- 【請求項１】基板上に位置決めして電荷転送チャンネル
部およびチャンネルストップ部が形成される電荷転送素
子において、該電荷転送チャンネル部と該チャンネルス
トップ部とのうちの一方、及び位置決め用の基準パター
ンを基板上に形成する工程と、該基準パターンに基づい
て該両部のうちの他方を形成する工程と、を含む電荷転
送素子の製造方法。 - 【請求項２】基板上に位置決めして電荷転送チャンネル
部およびチャンネルストップ部が形成された電荷転送素
子において、該電荷転送チャンネル部と該チャンネルス
トップ部のうちの一方が先に形成され、その形成の際に
設けた位置決め用の基準パターンに基づいて他方が後に
形成された電荷転送素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3143463A JP2749019B2 (ja) | 1991-06-14 | 1991-06-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3143463A JP2749019B2 (ja) | 1991-06-14 | 1991-06-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04367235A true JPH04367235A (ja) | 1992-12-18 |
| JP2749019B2 JP2749019B2 (ja) | 1998-05-13 |
Family
ID=15339295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3143463A Expired - Lifetime JP2749019B2 (ja) | 1991-06-14 | 1991-06-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2749019B2 (ja) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5068065A (ja) * | 1973-10-17 | 1975-06-07 | ||
| JPS5087283A (ja) * | 1973-12-03 | 1975-07-14 | ||
| JPS5459873A (en) * | 1978-10-02 | 1979-05-14 | Hitachi Ltd | Production of semiconductor device |
| JPH0254561A (ja) * | 1988-08-18 | 1990-02-23 | Fujitsu Ltd | 半導体装置 |
| JPH0294568A (ja) * | 1988-09-30 | 1990-04-05 | Sony Corp | 固体撮像装置の製造方法 |
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-
1991
- 1991-06-14 JP JP3143463A patent/JP2749019B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2749019B2 (ja) | 1998-05-13 |
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