JPH04368015A - クロック断検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、クロック信号の断を検
出するクロック断検出回路に関するものである。

【０００２】

【従来の技術】図３は、例えば、「実用電子回路ハンド
ブック４」（トランジスタ技術編集部編集、ＣＱ出版株
式会社発行、昭和５５年１１月３０日発行）、Ｐ５３に
示された従来のクロック断検出回路である。２０は、再
トリガ可能単安定マルチバイブレータ（以下、リトリガ
ブル単安定マルチバイブレータと呼ぶ）、２１は前記リ
トリガブル単安定マルチバイブレータ２０に接続する抵
抗器、２２は前記リトリガブル単安定マルチバイブレー
タに接続するコンデンサである。

【０００３】次に動作について説明する。前記リトリガ
ブル単安定マルチバイブレータ２０は、入力クロック信
号の立ち上りをトリガとし、抵抗器２１とコンデンサ２
２により設定されるパルス幅の信号を出力する。図４は
、例えば、パルス幅を約３Ｔ／２（Ｔはクロック周期）
に設定したときの前記リトリガブル単安定マルチバイブ
レータ２０の動作を示している。

【０００４】図４において、Ｂ１　は、前記リトリガブ
ル単安定マルチバイブレータ２０への入力クロック信号
、Ｏ１　は前記リトリガブル単安定マルチバイブレータ
２０からの出力信号、つまりクロック断検出信号であり
、“Ｌ”のとき有意信号となる。

【０００５】時刻ｔ１１においてトリガされた前記リト
リガブル単安定マルチバイブレータ２０からは、時刻ｔ
１１から時刻ｔ１２の時間、“Ｈ”となるパルスを出力
する。 しかし、時刻ｔ１２より、早い時刻ｔ１３において再び
トリガされるため前記リトリガブル単安定マルチバイブ
レータ２０の出力信号は、時刻ｔ１２において、“Ｌ”
とはならず時刻ｔ１４まで“Ｈ”となるパルスを出力す
る。同様に、時刻ｔ１４より、早い時刻ｔ１５において
再びトリガされると前記リトリガブル単安定マルチバイ
ブレータ２０の出力信号は、時刻ｔ１４において“Ｌ”
とはならず時刻ｔ１６まで“Ｈ”となるパルスを出力す
る。

【０００６】時刻ｔ１５以後は、入力クロック信号断と
なるためトリガがなくなり、前記リトリガブル単安定マ
ルチバイブレータ２０の出力信号は、時刻ｔ１６で“Ｌ
”となる。つまり、時刻ｔ１６でクロック断検出信号が
有意となる。

【０００７】

【発明が解決しようとする課題】従来のクロック断検出
回路は、以上のように構成されていたので、入力クロッ
ク信号が断となってから、雑音等によりクロック信号以
外の信号、例えば図４ののＢ２　に示すように時刻ｔ１
７から時刻ｔ１８の間で“Ｈ”となるパルスが入力され
ると、前記リトリガブル単安定マルチバイブレータ２０
の出力信号は、図４のＯ２　のようになりクロック信号
が入力されていないにもかかわらず、クロック断検出信
号が無意となってしまい、誤動作するという問題点があ
った。

【０００８】この発明は、上記のような問題点を解消す
るためになされたもので、クロック信号断の時、雑音等
によるパルスが入力されても、クロック断検出が正常に
できるクロック断検出回路を得ることを目的としている
。

【０００９】

【課題を解決するための手段】この発明に係るクロック
断検出回路は、第１〜第４の計数回路では入力クロック
信号の各パルス信号レベル期間に高周波クロック信号パ
ルスを計数し、その計数値が予め設定された範囲であれ
ば、それぞれの計数回路は信号反転回路に第２のレベル
信号を出力し、第１のレベル信号を継続出力させる。

【００１０】また、この第１のレベル信号が継続出力中
、入力クロック信号の立ち下りパルス期間に予め設定さ
れた上限値以上の高周波クロック信号を計数したか判定
し、第１のレベル信号を出力する上記第３の計数回路よ
り出力されていた第２のレベル信号が第１のレベル信号
に反転して上記信号反転回路に入力された時、上記継続
出力されていた第１のレベル信号を第２のレベル信号に
反転する。

【００１１】

【作用】この発明によれば、信号反転回路は各計数回路
より第２のレベル信号を入力している期間は所定パルス
幅のクロック信号が入力されているとして第１のレベル
信号を継続出力し、また第３の計数回路信号が第１のレ
ベル信号に継続反転した場合、第２のレベル信号がクロ
ック信号の立ち下りパルス幅期間より長い、即ちクロッ
ク信号断を判定し、継続出力されていた第１のレベル信
号を第２のレベルに反転する。しかも、この第２のレベ
ル期間に雑音によるパルス信号が入力し設定値以下の高
周波クロック信号パルスを計数し、第２の計数回路が第
１のレベル信号を出しても他計数回路は計数動作するこ
とがないため雑音によって第２のレベル信号が変化する
ことはない。

【００１２】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１において、１は入力クロック信号Ｂより周波
数の高い高周波クロック信号Ａを出力するクロック源、
２は入力クロック信号を反転するインバータ、３は入力
クロック信号の立ち下りを検出し、任意のパルス幅の信
号を出力する第１の立ち下り検出パルス発生回路、４は
入力クロック信号の“Ｈ”の区間において前記クロック
源１から出力される高周波クロック信号Ａのクロックパ
ルス数を計数する第１の計数回路、５は入力クロック信
号の“Ｈ”区間において前記クロック源１から出力され
る高周波クロック信号Ａのクロックパルス数を計数する
第２の計数回路である。

【００１３】６は前記インバータ２の出力信号Ｃの立ち
下りを検出し、任意のパルス幅の信号を出力する第２の
立ち下り検出パルス発生回路、７は前記インバータ２の
出力信号Ｃの“Ｈ”の区間において前記クロック源１か
ら出力される高周波クロック信号Ａのクロックパルス数
を計数する第３の計数回路、８は前記インバータ２の出
力信号Ｃの“Ｈ”の区間において前記クロック源１から
出力される高周波クロック信号Ａのクロックパルス数を
計数する第４の計数回路である。

【００１４】９は前記第１の計数回路４および第２の計
数回路５の計数結果に応じた信号を出力する第１の計数
判定回路、１０は前記第３の計数回路７および第４の計
数回路８の計数結果に応じた信号を出力する第２の計数
判定回路、１７は前記第１の計数判定回路９と前記第２
の計数判定回路１０の出力オア結合する第１のオアゲー
ト、１８は前記第１の計数判定回路９と前記第２の計数
判定回路１０の出力をオア結合する第２のオアゲートで
ある。

【００１５】１９はデータ入力端子を“Ｌ”とし、第１
のオアゲート１７をセット端子に入力し、第２のオアゲ
ート１８をクロック入力端子に接続するフリップフロッ
プであり、セット入力端子への信号が“Ｈ”のときＱ端
子から“Ｈ”を出力し、有意となる。セット入力端子へ
の信号が“Ｌ”のときで、クロック入力端子にパルスが
入力されるとＱ出力端子から“Ｌ”を出力する。

【００１６】次に動作について説明する。入力クロック
信号Ｂを前記インバータ２、前記第１の立ち下り検出パ
ルス発生回路３、第１の計数回路４、第１の計数回路５
に入力する。前記インバータ２の出力信号を前記第２の
立ち下り検出パルス発生回路６、第３の計数回路７、第
４の計数回路８に入力する。

【００１７】前記入力クロック信号Ｂより周波数の高い
クロック信号を出力するクロック源１からの高次クロッ
ク信号Ａを第１の計数回路４、第２の計数回路５、第３
の計数回路７、第４の計数回路８に入力する。

【００１８】前記第１の立ち下り検出パルスが発生回路
３の出力信号Ｄ、前記第１の計数回路４の出力信号Ｅ、
前記第２の計数回路５の出力信号Ｆを第１の計数判定回
路９に入力する。

【００１９】前記第２の立ち下り検出パルス発生回路６
の出力信号Ｉ、前記第３の計数回路７の出力信号Ｊ、前
記第４の計数回路８の出力信号Ｋを第２の計数判定回路
１０に入力する。

【００２０】前記第１の計数判定回路９および前記第２
の計数判定回路１０からは、それぞれ２つの信号が出力
されており、前記第１の計数判定回路９の片方の出力信
号Ｈと前記第２の計数判定回路１０の片方の出力信号Ｍ
は、第１のオアゲート１７に入力される。また、前記第
１の計数判定回路９のもう片方の出力信号Ｇと前記第２
の計数判定回路１０のもう片方の出力信号Ｎは、第２の
オアゲート１８に入力される。

【００２１】前記第１のオアゲート１７の出力信号Ｐは
、フリップフロップ１９のセット端子に入力され、前記
第２のオアゲート１８の出力信号Ｎは、フリップフロッ
プ１９のクロック入力端子に入力される。このとき前記
フリップフロップ１９のデータ入力端子はグランドに接
地され、“Ｌ”に固定されている。

【００２２】次に図２を用いてさらに詳しく動作につい
て説明する。図２は、本発明の一実施例を示す図１にお
ける各部の出力信号である。ここでは、クロック源１か
ら出力される高次クロック信号Ａの周波数を入力クロッ
ク信号Ｂの周波数の約１４倍として説明する。

【００２３】前記第１の立ち下り検出パルス発生回路３
からは、前記入力クロック信号Ｂの立ち下りを検出し、
任意のパルス幅の信号Ｄを出力する。同様に、前記第２
の立ち下り検出パルス発生回路６からは、前記インバー
タ２からの出力信号Ｃの立ち下りを検出し、任意のパル
ス幅の信号Ｉを出力する。

【００２４】前記第１の計数回路４は、入力クロック信
号Ｂの“Ｈ”の区間において、前記クロック源１からの
高次クロック信号Ａのクロックパルス数を計数し、規定
数Ｎ１（Ｎ１は任意）を超えた時に“Ｈ”を出力する。 ここでは、Ｎ１の値として９を設定し、以下に説明する
。

【００２５】前記第２の計数回路５は、入力クロック信
号Ｂの“Ｈ”の区間において前記クロック源１からの高
次クロック信号Ａのクロックパルス数を計数し、規定数
Ｎ２（Ｎ２は任意）以下のときに、“Ｈ”を出力する。 ここでは、Ｎ２の値として５を設定し、以下に説明する
。

【００２６】前記第３の計数回路７は、前記インバータ
２からの出力信号Ｃの“Ｈ”の区間において前記クロッ
ク源１からの高次クロック信号Ａのクロックパルス数を
計数し、規定数Ｎ３（Ｎ３は任意）を超えた時に“Ｈ”
を出力する。ここでは、Ｎ３の値として９を設定し、以
下に説明する。

【００２７】前記第４の計数回路８は、前記インバータ
２からの出力信号Ｃの“Ｈ”の区間において前記クロッ
ク源１からの高次クロック信号Ａのクロックパルス数を
計数し、規定数Ｎ４（Ｎ４は任意）以下のときに、“Ｈ
”を出力する。ここでは、Ｎ４の値として５を設定し、
以下に説明する。

【００２８】前記したように第１の計数判定回路９から
は、２つの信号が出力されている。第１の計数回路４、
第２の計数回路５の出力信号が共に“Ｌ”の時には、一
方の出力信号Ｇからは、前記第１の立ち下り検出パルス
発生回路３の出力信号Ｄがそのまま出力され、もう一方
の出力信号Ｈからは、“Ｌ”が出力される。また、第１
の計数回路４、第２の計数回路５の出力信号の少なくと
もどちらか一方が“Ｈ”の時には、一方の出力信号Ｇか
らは、前記第１の立ち下り検出パルス発生回路３の出力
信号Ｄが禁止され、“Ｌ”が出力され、もう一方の出力
信号Ｈからは、“Ｈ”が出力される。

【００２９】上記の機能を満足する回路の一実施例を図
１に示す。１１はオアゲート、１２はインバータ、１３
はアンドゲートである。前記したように前記オアゲート
の入力信号が共に“Ｌ”の時には、前記インバータ１２
の出力信号は“Ｈ”となるため前記アンドゲート１３か
らは、前記第１の立ち下り検出パルス発生回路３の出力
信号Ｄが出力され、前記オアゲート１１からは、“Ｌ”
が出力される。また、前記オアゲート１１の入力信号の
少なくともどちらか一方が“Ｈ”の時は、前記インバー
タ１２の出力信号は“Ｌ”となるため前記アンドゲート
１３からは、前記第１の立ち下り検出パルス発生回路３
の出力信号Ｄが禁止され、“Ｌ”が出力され、前記オア
ゲート１１からは、“Ｈ”が出力される。

【００３０】前記、第２の計数判定回路１０の動作は、
前記第１の計数判定回路９の動作と同一であるためここ
では詳細な動作説明を省略する。また、第２の計数判定
回路の一実施例を図１に示す。１４はオアゲート、１５
はインバータ、１６はアンド

【００３１】図２において、入力クロック信号Ｂとして
、時刻ｔ１以後クロック断となり、時刻ｔ２から時刻ｔ
３の時間に雑音などによりクロック信号以外のパルスが
入力された場合を例にして以下に説明する。

【００３２】時刻ｔ１以前において、前記第１の計数回
路４、前記第２の計数回路５、前記第３の計数回路７、
前記第４の計数回路８からは“Ｌ”が出力されるため、
第１の計数判定回路９を構成するアンドゲート１３から
は、入力クロック信号Ｂの立ち下がり検出パルスＤが出
力され、オアゲート１１からは、“Ｌ”が出力される。 また、第２の計数判定回路１０を構成するアンドゲート
１６からは、前記インバータ２からの出力信号Ｃの立ち
下り検出パルスＩが出力され、オアゲート１１からは、
“Ｌ”が出力される。

【００３３】前記第１のオアゲート１７には、前記第１
および第２の判定回路を構成するオアゲート１１、１４
の出力信号が入力されるため“Ｌ”が前記フリップフロ
ップ１９のセット端子に入力される。

【００３４】また、前記第２のオアゲート１８には、前
記第１および第２の判定回路を構成するアンドゲート１
３、１６の出力信号が入力されるため入力クロック信号
Ｂの立ち下りを検出するパルスＤおよび前記インバータ
２の出力信号Ｃの立ち下りを検出するパルスＩが前記フ
リップフロップ１９のクロック入力端子に入力されるた
め、Ｑバー出力端子からは、“Ｈ”が出力される。

【００３５】次に、時刻ｔ１　以後についての動作を示
す。図２に示した時間において、時刻ｔ１　以後で第１
の計数回路４および第２の計数回路が計数を行うのは、
時刻ｔ２から時刻ｔ３　の間である。図２より時刻ｔ２
　から時刻ｔ３　の間に存在する高次クロック信号Ａの
パルス数は２である。そのため、第１の計数回路４の出
力信号Ｅは“Ｌ”であるが、第２の計数回路５の出力信
号Ｆは時刻ｔ３　から“Ｈ”となる。

【００３６】そのため、第１の判定回路９を構成するア
ンドゲート１３からは、時刻ｔ１　の立ち下り検出パル
スを出力し、時刻ｔ３　以後、前記第１の立ち下り検出
パルス発生回路からの出力信号は禁止されるため、“Ｌ
”が出力される。また、第１の判定回路９を構成するオ
アゲート１１からは、時刻ｔ３　以後“Ｈ”となる信号
が出力される。

【００３７】また、時刻ｔ１　以後で第３の計数回路７
および第４の計数回路８が計数を行うのは、時刻ｔ１　
から時刻ｔ２　の間および時刻ｔ３　以後である。

【００３８】前記第３の計数回路７において、時刻ｔ１
　から時刻ｔ２　の間には、高次クロック信号Ａのパル
ス数が１３存在するので、時刻ｔ１　から計数を開始し
、パルス数が１０となる時刻ｔ４から“Ｈ”となる信号
を出力する。また、時刻ｔ３　以後においては、時刻ｔ
３　から計数を開始し、パルス数が１となる時刻ｔ５か
ら“Ｈ”となる信号を出力する。

【００３９】前記第４の計数回路８において、時刻ｔ１
　から時刻ｔ２　の間には、高次クロック信号Ａのパル
ス数が１３存在するので、“Ｌ”を出力する。時刻ｔ３
　以後にいても高次クロック信号Ａのパルス数は、５以
上存在するので“Ｌ”を出力する。

【００４０】そのため、前記第２の判定回路１０を構成
するアンドゲート１６からは、時刻ｔ２　の立ち下り検
出パルスを禁止した信号が出力されるため、“Ｌ”を出
力する。また、前記第２の判定回路１０を構成するオア
ゲート１４からは時刻ｔ４から時刻ｔ３　まで“Ｈ”と
なり時刻ｔ５以後から“Ｈ”となる信号を出力する。

【００４１】前記第１の計数判定回路９を構成するオア
ゲート１１と前記第２の計数判定回路１０を構成するオ
アゲート１４の出力信号を前記第１のオアゲート１７に
入力すると、時刻ｔ４から“Ｈ”となる信号が前記フリ
ップフロップ１９のセット入力端子に出力される。

【００４２】また、前記第１の計数判定回路９を構成す
るアンドゲート１３と前記第２の計数判定回路１０を構
成するアンドゲート１６の出力信号を前記第２のオアゲ
ートに入力すると、時刻ｔ１　の立ち下り検出パルスが
出力された後は、“Ｌ”の信号が前記フリップフロップ
１９のクロック入力端子に入力される。

【００４３】そのため、前記フリップフロップ１９のＱ
バー出力端子からは、時刻ｔ４以後“Ｌ”となりクロッ
ク信号の断検出信号が有意となる。そのため入力クロッ
ク信号以外のパルスが入力されてもクロック断検出が誤
動作しない。

【００４４】

【発明の効果】以上のように、この発明によれば、クロ
ック断検出後入力クロック信号以外の信号が雑音などに
より入力されてもクロック断検出が誤動作しないクロッ
ク断検出回路を得られる効果がある。

【図面の簡単な説明】

【図１】この発明の実施例１を示すブロック構成図であ
る。

【図２】この発明の実施例１の各部波形を示すタイミン
グチャートである。

【図３】従来のクロック断検出回路である。

【図４】従来のクロック断検出回路の出力波形である。

【符号の説明】

１　　　　　　クロック源 ２　　　　　　インバータ ３　　　　　　第１の立ち下り検出パルス発生回路４　
　　　　　第１の計数回路 ５　　　　　　第２の計数回路 ６　　　　　　第２の立ち下り検出パルス発生回路７　
　　　　　第３の計数回路 ８　　　　　　第４の計数回路 ９　　　　　　第１の計数判定回路 １０　　　　第２の計数判定回路 １１　　　　オアゲート １２　　　　インバータ １３　　　　アンドゲート １４　　　　オアゲート １５　　　　インバータ １６　　　　アンドゲート １７　　　　第１のオアゲート １８　　　　第２のオアゲート １９　　　　フリップフロップ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　クロック信号とともに入力される高周
   波クロック信号パルスを上記クロック信号の立ち上りパ
   ルス期間計数し計数値が予め設定した上限値以上の時第
   １のレベル信号を出力する第１の計数回路と、同じく同
   期間に上記高周波クロック信号パルスを計数し計数値が
   予め設定した下限値以下の時第１のレベル信号を出力す
   る第２の計数回路と、上記クロック信号の立ち下りパル
   ス期間計数し計数値が予め設定した上限値以上の時第１
   のレベル信号を出力する第３の計数回路と、同じく同期
   間に上記高周波クロック信号パルスを計数し計数値が予
   め設定した下限値以下の時第１のレベル信号を出力する
   第４の計数回路と、上記各計数回路の出力が第２のレベ
   ル信号時のみに第１のレベル信号を継続出力するととも
   に、上記第３の計数回路出力が第１のレベル信号に反転
   時に上記継続出力されている第１のレベル信号を第２の
   レベル信号に反転し継続出力する信号反転回路とを備え
   たことを特徴とするクロック断検出回路。