JPH04369701A - Ｐｃのデータ処理方式 - Google Patents
Ｐｃのデータ処理方式Info
- Publication number
- JPH04369701A JPH04369701A JP14723791A JP14723791A JPH04369701A JP H04369701 A JPH04369701 A JP H04369701A JP 14723791 A JP14723791 A JP 14723791A JP 14723791 A JP14723791 A JP 14723791A JP H04369701 A JPH04369701 A JP H04369701A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- ram
- machine side
- interrupt
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 8
- 238000003672 processing method Methods 0.000 claims description 10
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
Landscapes
- Executing Machine-Instructions (AREA)
- Bus Control (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は機械側からのＤＩ信号を
シーケンス・プログラムによって処理しＤＯ信号として
再び機械側に出力するＰＣ（プログラマブル・コントロ
ーラ）のデータ処理方式に関し、特にデータ処理の高速
化を図ったＰＣのデータ処理方式に関する。
シーケンス・プログラムによって処理しＤＯ信号として
再び機械側に出力するＰＣ（プログラマブル・コントロ
ーラ）のデータ処理方式に関し、特にデータ処理の高速
化を図ったＰＣのデータ処理方式に関する。
【０００２】
【従来の技術】一般に、ＰＣにおけるデータの処理は、
一つのシーケンス・プログラムを繰り返しスキャンさせ
、その間に機械側から入力されるＤＩ信号を処理し、Ｄ
Ｏ信号として再び機械側に出力する方式を行っている。 図４は従来のＰＣのデータ処理方式の処理タイミングを
説明する図である。今、あるＤＩ信号ＸがプログラムＰ
ａのスキャン時に転送されたとすると、これはプログラ
ムＰａで処理することはできないので、ＤＩ信号Ｘは同
期時間Ｔａでバッファ処理され、次のプログラムＰｂで
処理される。そして、同期時間Ｔｂの後にＤＯ信号Ｙと
して転送される。なお、プログラムＰａおよびＰｂは、
一つのシーケンス・プログラムを分割したものである。
一つのシーケンス・プログラムを繰り返しスキャンさせ
、その間に機械側から入力されるＤＩ信号を処理し、Ｄ
Ｏ信号として再び機械側に出力する方式を行っている。 図４は従来のＰＣのデータ処理方式の処理タイミングを
説明する図である。今、あるＤＩ信号ＸがプログラムＰ
ａのスキャン時に転送されたとすると、これはプログラ
ムＰａで処理することはできないので、ＤＩ信号Ｘは同
期時間Ｔａでバッファ処理され、次のプログラムＰｂで
処理される。そして、同期時間Ｔｂの後にＤＯ信号Ｙと
して転送される。なお、プログラムＰａおよびＰｂは、
一つのシーケンス・プログラムを分割したものである。
【０００３】
【発明が解決しようとする課題】しかし、上記方式では
、シーケンス・プログラムをスキャンする度に、ＤＩ信
号とシーケンス・プログラムとを同期させる同期時間Ｔ
ａ、Ｔｂを必要とするので、全体の処理時間が長くなる
という問題点があった。そのため、信号に対する応答時
間も長かった。本発明はこのような点に鑑みてなされた
ものであり、シーケンス・プログラムの実行時間の短縮
化を図ったＰＣのデータ処理方式を提供することを目的
とする。
、シーケンス・プログラムをスキャンする度に、ＤＩ信
号とシーケンス・プログラムとを同期させる同期時間Ｔ
ａ、Ｔｂを必要とするので、全体の処理時間が長くなる
という問題点があった。そのため、信号に対する応答時
間も長かった。本発明はこのような点に鑑みてなされた
ものであり、シーケンス・プログラムの実行時間の短縮
化を図ったＰＣのデータ処理方式を提供することを目的
とする。
【０００４】
【課題を解決するための手段】本発明では上記課題を解
決するために、機械側からのＤＩ信号をシーケンス・プ
ログラムによって処理しＤＯ信号として再び機械側に出
力するＰＣのデータ処理方式において、所定時間毎に割
り込み信号を出力する割り込みタイマと、前記機械側か
らのＤＩ信号と、前記シーケンス・プログラムで処理さ
れたＤＯ信号とを一時的に格納するＲＡＭと、前記割り
込み信号毎に前記機械側からのＤＩ信号を受け取り前記
ＲＡＭに格納するとともに、前記ＲＡＭ内のＤＯ信号を
読み出し前記機械側へ出力するＤＭＡコントローラと、
前記割り込み信号毎に前回の割り込み信号時に格納され
たＤＩ信号を前記ＲＡＭから読み取り、前記所定時間毎
に分割されたシーケンス・プログラムによって処理し、
処理されたＤＯ信号を前記ＲＡＭに格納するプログラム
実行手段と、を有することを特徴とするＰＣのデータ処
理方式が提供される。
決するために、機械側からのＤＩ信号をシーケンス・プ
ログラムによって処理しＤＯ信号として再び機械側に出
力するＰＣのデータ処理方式において、所定時間毎に割
り込み信号を出力する割り込みタイマと、前記機械側か
らのＤＩ信号と、前記シーケンス・プログラムで処理さ
れたＤＯ信号とを一時的に格納するＲＡＭと、前記割り
込み信号毎に前記機械側からのＤＩ信号を受け取り前記
ＲＡＭに格納するとともに、前記ＲＡＭ内のＤＯ信号を
読み出し前記機械側へ出力するＤＭＡコントローラと、
前記割り込み信号毎に前回の割り込み信号時に格納され
たＤＩ信号を前記ＲＡＭから読み取り、前記所定時間毎
に分割されたシーケンス・プログラムによって処理し、
処理されたＤＯ信号を前記ＲＡＭに格納するプログラム
実行手段と、を有することを特徴とするＰＣのデータ処
理方式が提供される。
【０００５】
【作用】割り込みタイマから割り込み信号が出力される
度に、機械側からのＤＩ信号がＤＭＡコントローラによ
ってＲＡＭに格納される。プログラム実行手段は割り込
み信号毎に、前回の割り込み信号時に格納されたＤＩ信
号をＲＡＭから読み出し、割り込み信号の周期である所
定時間毎に分割されたシーケンス・プログラムによりＤ
Ｉ信号を処理し、ＤＯ信号として再びＲＡＭに格納する
。このＤＯ信号は、処理された次の割り込み信号時に、
ＤＭＡコントローラによって機械側に出力される。 このように、機械側からのＤＩ信号は、ＲＡＭへの格納
直後の割り込み信号と同時に、分割されたシーケンス・
プログラムによって処理される。
度に、機械側からのＤＩ信号がＤＭＡコントローラによ
ってＲＡＭに格納される。プログラム実行手段は割り込
み信号毎に、前回の割り込み信号時に格納されたＤＩ信
号をＲＡＭから読み出し、割り込み信号の周期である所
定時間毎に分割されたシーケンス・プログラムによりＤ
Ｉ信号を処理し、ＤＯ信号として再びＲＡＭに格納する
。このＤＯ信号は、処理された次の割り込み信号時に、
ＤＭＡコントローラによって機械側に出力される。 このように、機械側からのＤＩ信号は、ＲＡＭへの格納
直後の割り込み信号と同時に、分割されたシーケンス・
プログラムによって処理される。
【０００６】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は本発明のＰＣ（プログラマブル・コント
ローラ）のデータ処理方式の概念図である。割り込みタ
イマ２０は所定時間毎に、プログラム実行手段１０およ
びＤＭＡコントローラ３０に割り込み信号Ｔを出力する
。この割り込み信号Ｔの度に、ＤＭＡコントローラ３０
は機械側からのＤＩ信号をＲＡＭ４０のＤＩ信号領域４
１に格納する。プログラム実行手段１０は割り込み信号
Ｔ毎に、前回の割り込み信号時に格納されたＤＩ信号を
ＲＡＭ４０のＤＩ信号領域４１から読み出す。そして、
割り込み信号Ｔの周期Ｔｘである所定時間毎に分割され
たシーケンス・プログラムによりＤＩ信号を処理し、Ｄ
Ｏ信号としてＲＡＭ４０のＤＯ信号領域４２に格納する
。このＤＯ信号は、処理された次の割り込み信号時に、
ＤＭＡコントローラ３０によって読み出され、機械側に
出力される。
明する。図１は本発明のＰＣ（プログラマブル・コント
ローラ）のデータ処理方式の概念図である。割り込みタ
イマ２０は所定時間毎に、プログラム実行手段１０およ
びＤＭＡコントローラ３０に割り込み信号Ｔを出力する
。この割り込み信号Ｔの度に、ＤＭＡコントローラ３０
は機械側からのＤＩ信号をＲＡＭ４０のＤＩ信号領域４
１に格納する。プログラム実行手段１０は割り込み信号
Ｔ毎に、前回の割り込み信号時に格納されたＤＩ信号を
ＲＡＭ４０のＤＩ信号領域４１から読み出す。そして、
割り込み信号Ｔの周期Ｔｘである所定時間毎に分割され
たシーケンス・プログラムによりＤＩ信号を処理し、Ｄ
Ｏ信号としてＲＡＭ４０のＤＯ信号領域４２に格納する
。このＤＯ信号は、処理された次の割り込み信号時に、
ＤＭＡコントローラ３０によって読み出され、機械側に
出力される。
【０００７】図２は本発明の一実施例であるＰＣの構成
を示すブロック図である。プロセッサ１はＰＣ全体の制
御を行う。割り込みタイマ２は、割り込み信号Ｔをプロ
セッサ１およびＤＭＡコントローラ５に出力する。プロ
セッサ１にはバス８を介してＲＯＭ３が接続されている
。このＲＯＭ３には、システム・プログラムおよびシー
ケンス・プログラムが格納されている。ただし、シーケ
ンス・プログラムは割り込み信号Ｔの一周期Ｔｘ毎に分
割されている。さらにバス８にはＲＡＭ４が接続されて
いる。ＲＡＭ４には、ＤＭＡコントローラ５を介して送
られる機械側からのＤＩ信号が、ＤＩ信号領域４ａに一
時的に格納される。また、ＲＡＭ４にはプログラム１で
処理されたＤＯ信号が、ＤＯ信号領域４ｂに一時的に格
納される。
を示すブロック図である。プロセッサ１はＰＣ全体の制
御を行う。割り込みタイマ２は、割り込み信号Ｔをプロ
セッサ１およびＤＭＡコントローラ５に出力する。プロ
セッサ１にはバス８を介してＲＯＭ３が接続されている
。このＲＯＭ３には、システム・プログラムおよびシー
ケンス・プログラムが格納されている。ただし、シーケ
ンス・プログラムは割り込み信号Ｔの一周期Ｔｘ毎に分
割されている。さらにバス８にはＲＡＭ４が接続されて
いる。ＲＡＭ４には、ＤＭＡコントローラ５を介して送
られる機械側からのＤＩ信号が、ＤＩ信号領域４ａに一
時的に格納される。また、ＲＡＭ４にはプログラム１で
処理されたＤＯ信号が、ＤＯ信号領域４ｂに一時的に格
納される。
【０００８】ＤＭＡコントローラ５は、割り込み信号Ｔ
が入力される度にＲＡＭ４よりＤＯ信号を取り出し、シ
リアル・パラレル変換回路６に送る。シリアル・パラレ
ル変換回路６は、パラレル信号であるＤＯ信号をシリア
ル信号に変換してＤＩ／ＤＯ制御回路７に送る。ＤＩ／
ＤＯ制御回路７はこのＤＯ信号を受けると、これを図示
されていない機械側に送るとともに、機械側からのＤＩ
信号をシリアル・パラレル変換回路６に送る。シリアル
・パラレル変換回路６は、このＤＩ信号をパラレル信号
に変換してＤＭＡコントローラ５に送る。ＤＭＡコント
ローラ５は、このＤＩ信号をＲＡＭ４に格納する。ＲＡ
Ｍ４からＤＯ信号が取り出されてからＤＩ信号が格納さ
れるまでのこれらの処理は、割り込み信号Ｔの一周期Ｔ
ｘ内に行われる。
が入力される度にＲＡＭ４よりＤＯ信号を取り出し、シ
リアル・パラレル変換回路６に送る。シリアル・パラレ
ル変換回路６は、パラレル信号であるＤＯ信号をシリア
ル信号に変換してＤＩ／ＤＯ制御回路７に送る。ＤＩ／
ＤＯ制御回路７はこのＤＯ信号を受けると、これを図示
されていない機械側に送るとともに、機械側からのＤＩ
信号をシリアル・パラレル変換回路６に送る。シリアル
・パラレル変換回路６は、このＤＩ信号をパラレル信号
に変換してＤＭＡコントローラ５に送る。ＤＭＡコント
ローラ５は、このＤＩ信号をＲＡＭ４に格納する。ＲＡ
Ｍ４からＤＯ信号が取り出されてからＤＩ信号が格納さ
れるまでのこれらの処理は、割り込み信号Ｔの一周期Ｔ
ｘ内に行われる。
【０００９】次に上記構成を有するＰＣにおけるデータ
処理方式の処理タイミングを説明する。図３はこのデー
タ処理方式の処理タイミングを説明する図である。ここ
では、シーケンス・プログラムは割り込み信号Ｔの周期
Ｔｘ（約５００μＳ）毎に、４つのプログラムに分割（
Ｐ１〜Ｐ４）されている。割り込み信号Ｔの周期Ｔｘ間
では、ＤＯ信号、ＤＩ信号がそれぞれ１回づつ転送され
る。ここではＤＩ信号Ａを例にしてデータ処理のタイミ
ングを説明する。
処理方式の処理タイミングを説明する。図３はこのデー
タ処理方式の処理タイミングを説明する図である。ここ
では、シーケンス・プログラムは割り込み信号Ｔの周期
Ｔｘ（約５００μＳ）毎に、４つのプログラムに分割（
Ｐ１〜Ｐ４）されている。割り込み信号Ｔの周期Ｔｘ間
では、ＤＯ信号、ＤＩ信号がそれぞれ１回づつ転送され
る。ここではＤＩ信号Ａを例にしてデータ処理のタイミ
ングを説明する。
【００１０】割り込み信号Ｔ１で、ＤＭＡコントローラ
５により転送されＲＡＭ４のＤＩ信号領域４ａに格納さ
れたＤＩ信号Ａは、割り込み信号Ｔ２でプロセッサ１に
より取り出され、プログラムＰ２で処理される。プロセ
ッサ１は、処理したＤＩ信号ＡをＤＯ信号Ｂとして再び
ＲＡＭ４に格納する。そして、割り込み信号Ｔ３で、Ｄ
ＭＡコントローラ５がこのＤＯ信号ＢをＲＡＭ４から取
り出し、前述の手順により機械側へ転送する。他のＤＩ
信号に対しても同様の処理がなされる。
５により転送されＲＡＭ４のＤＩ信号領域４ａに格納さ
れたＤＩ信号Ａは、割り込み信号Ｔ２でプロセッサ１に
より取り出され、プログラムＰ２で処理される。プロセ
ッサ１は、処理したＤＩ信号ＡをＤＯ信号Ｂとして再び
ＲＡＭ４に格納する。そして、割り込み信号Ｔ３で、Ｄ
ＭＡコントローラ５がこのＤＯ信号ＢをＲＡＭ４から取
り出し、前述の手順により機械側へ転送する。他のＤＩ
信号に対しても同様の処理がなされる。
【００１１】このように、割り込みタイマ２から割り込
み信号Ｔが出力される度に、ＤＭＡコントローラ５によ
ってＤＩ信号をＲＡＭ４に格納し、次の割り込み信号Ｔ
でそのＤＩ信号をプログラム処理することにより、迅速
にＤＩ信号の処理を行うとができる。したがって、各プ
ログラムＰ１〜Ｐ４をスキャンするとき、ＤＩ信号とシ
ーケンス・プログラムとの同期をとるための同期時間を
必要としないので、シーケンス・プログラムの全体の実
行時間が短縮される。
み信号Ｔが出力される度に、ＤＭＡコントローラ５によ
ってＤＩ信号をＲＡＭ４に格納し、次の割り込み信号Ｔ
でそのＤＩ信号をプログラム処理することにより、迅速
にＤＩ信号の処理を行うとができる。したがって、各プ
ログラムＰ１〜Ｐ４をスキャンするとき、ＤＩ信号とシ
ーケンス・プログラムとの同期をとるための同期時間を
必要としないので、シーケンス・プログラムの全体の実
行時間が短縮される。
【００１２】
【発明の効果】以上説明したように本発明では、機械側
からのＤＩ信号をＲＡＭへ格納された直後の割り込み信
号と同時に、分割されたシーケンス・プログラムによっ
て処理するようにした。したがって、ＤＩ信号とシーケ
ンス・プログラムとの同期をとるための同期時間を必要
としないので、全体の処理時間が短縮される。よって、
信号に対する応答時間も速くなる。
からのＤＩ信号をＲＡＭへ格納された直後の割り込み信
号と同時に、分割されたシーケンス・プログラムによっ
て処理するようにした。したがって、ＤＩ信号とシーケ
ンス・プログラムとの同期をとるための同期時間を必要
としないので、全体の処理時間が短縮される。よって、
信号に対する応答時間も速くなる。
【図１】本発明のＰＣのデータ処理方式の概念図である
。
。
【図２】本発明の一実施例であるＰＣの構成を示すブロ
ック図である。
ック図である。
【図３】本発明の一実施例のＰＣのデータ処理方式の処
理タイミングを説明する図である。
理タイミングを説明する図である。
【図４】従来のＰＣのデータ処理方式の処理タイミング
を説明する図である。
を説明する図である。
１０ プログラム実行手段
２０ 割り込みタイマ
３０ ＤＭＡコントローラ
４０ ＲＡＭ
４１ ＤＩ信号領域
４２ ＤＯ信号領域
Claims (2)
- 【請求項１】 機械側からのＤＩ信号をシーケンス・
プログラムによって処理しＤＯ信号として再び機械側に
出力するＰＣ（プログラマブル・コントローラ）のデー
タ処理方式において、所定時間毎に割り込み信号を出力
する割り込みタイマと、前記機械側からのＤＩ信号と、
前記シーケンス・プログラムで処理されたＤＯ信号とを
一時的に格納するＲＡＭと、前記割り込み信号毎に前記
機械側からのＤＩ信号を受け取り前記ＲＡＭに格納する
とともに、前記ＲＡＭ内のＤＯ信号を読み出し前記機械
側へ出力するＤＭＡコントローラと、前記割り込み信号
毎に前回の割り込み信号時に格納されたＤＩ信号を前記
ＲＡＭから読み取り、前記所定時間毎に分割されたシー
ケンス・プログラムによって処理し、処理されたＤＯ信
号を前記ＲＡＭに格納するプログラム実行手段と、を有
することを特徴とするＰＣのデータ処理方式。 - 【請求項２】 前記ＤＭＡコントローラと前記機械側
との間には、シリアル・パラレル変換回路が設けられて
いることを特徴とする請求項１記載のＰＣのデータ処理
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14723791A JPH04369701A (ja) | 1991-06-19 | 1991-06-19 | Ｐｃのデータ処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14723791A JPH04369701A (ja) | 1991-06-19 | 1991-06-19 | Ｐｃのデータ処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04369701A true JPH04369701A (ja) | 1992-12-22 |
Family
ID=15425679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14723791A Pending JPH04369701A (ja) | 1991-06-19 | 1991-06-19 | Ｐｃのデータ処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04369701A (ja) |
-
1991
- 1991-06-19 JP JP14723791A patent/JPH04369701A/ja active Pending
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