JPH04369841A - 化合物半導体装置およびその製造方法 - Google Patents
化合物半導体装置およびその製造方法Info
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- JPH04369841A JPH04369841A JP14713791A JP14713791A JPH04369841A JP H04369841 A JPH04369841 A JP H04369841A JP 14713791 A JP14713791 A JP 14713791A JP 14713791 A JP14713791 A JP 14713791A JP H04369841 A JPH04369841 A JP H04369841A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は化合物半導体装置および
その製造方法に関する。より詳細には、セルフアライン
プロセスを含む新規なＭＥＳＦＥＴおよびその製造方法
に関する。
その製造方法に関する。より詳細には、セルフアライン
プロセスを含む新規なＭＥＳＦＥＴおよびその製造方法
に関する。
【０００２】
【従来の技術】従来、化合物半導体を材料とするＭＥＳ
ＦＥＴとしては、例えば、特許番号４，６３６，８２２
号の米国特許に示されたものがある。同文献には図５
、図６、図７に示されるＬＤＤ（ライトリー・ドープド
・ドレイン）構造のＭＥＳＦＥＴが開示されている。こ
の製造方法を以下に説明する。
ＦＥＴとしては、例えば、特許番号４，６３６，８２２
号の米国特許に示されたものがある。同文献には図５
、図６、図７に示されるＬＤＤ（ライトリー・ドープド
・ドレイン）構造のＭＥＳＦＥＴが開示されている。こ
の製造方法を以下に説明する。
【０００３】例えば半絶縁性化合物半導体基板１０１
上に、例えばＳｉＮ膜等の素子分離用絶縁膜１０２ を
形成し（図５（ａ））、素子領域のみ開口したレジスト
パターン １３０を形成する（図５（ｂ））。次にレジ
スト開口部に対応する素子分離用絶縁膜１０２ をＲＩ
Ｅ等により除去し、チャンネル層１２０ を形成するた
めのイオン注入を行う（図５（ｃ））。
上に、例えばＳｉＮ膜等の素子分離用絶縁膜１０２ を
形成し（図５（ａ））、素子領域のみ開口したレジスト
パターン １３０を形成する（図５（ｂ））。次にレジ
スト開口部に対応する素子分離用絶縁膜１０２ をＲＩ
Ｅ等により除去し、チャンネル層１２０ を形成するた
めのイオン注入を行う（図５（ｃ））。
【０００４】次にゲート電極形成予定部分のみ開口した
レジストパターン１３１ を形成した後、ゲート電極材
料１０３ を堆積または蒸着する（図６（ａ））。この
ゲート電極材料としては、例えばタングステン、モリブ
デン、チタン等の高融点金属やそのシリサイドがあげら
れる。次にゲート電極形成用のレジストパターン１３１
を除去すると同時に、不用部分のゲート電極材料も同
時にリフトオフする（図６（ｂ））。なおここでは一例
としてリフトオフ法によりゲート電極１０３ を形成し
たが、エッチング法により形成することも可能である。
レジストパターン１３１ を形成した後、ゲート電極材
料１０３ を堆積または蒸着する（図６（ａ））。この
ゲート電極材料としては、例えばタングステン、モリブ
デン、チタン等の高融点金属やそのシリサイドがあげら
れる。次にゲート電極形成用のレジストパターン１３１
を除去すると同時に、不用部分のゲート電極材料も同
時にリフトオフする（図６（ｂ））。なおここでは一例
としてリフトオフ法によりゲート電極１０３ を形成し
たが、エッチング法により形成することも可能である。
【０００５】次にゲート電極１０３ の第１側壁形成用
絶縁物（例えばＳｉＯ２ 等）を堆積し、異方性エッチ
ングにより第１側壁１０４ の形状に整形加工する。そ
してゲート電極１０３ と第１側壁１０４ 及び素子分
離用絶縁膜１０２ をマスクとして、ライトリードープ
層１２１をセルフアラインでイオン注入することにより
形成する（図６（ｃ））。 更にゲート電極１０３ の第２側壁形成用絶縁物（例え
ばＳｉＯ２ 等）を堆積し、再び異方性エッチングによ
り第２側壁１０５ の形状に整形加工する。そしてゲー
ト電極１０３ と第１側壁１０４ と第２側壁１０５
および素子分離用絶縁膜１０２ をマスクとして、高濃
度層１２２ をセルフアラインでイオン注入することに
より形成する（図７（ａ））。その後は通常のプロセス
によりオーミック電極すなわちソース電極１０６ とド
レイン電極１０７ が形成され、ＬＤＤ構造のＭＥＳＦ
ＥＴが完成する（図７（ｂ））。
絶縁物（例えばＳｉＯ２ 等）を堆積し、異方性エッチ
ングにより第１側壁１０４ の形状に整形加工する。そ
してゲート電極１０３ と第１側壁１０４ 及び素子分
離用絶縁膜１０２ をマスクとして、ライトリードープ
層１２１をセルフアラインでイオン注入することにより
形成する（図６（ｃ））。 更にゲート電極１０３ の第２側壁形成用絶縁物（例え
ばＳｉＯ２ 等）を堆積し、再び異方性エッチングによ
り第２側壁１０５ の形状に整形加工する。そしてゲー
ト電極１０３ と第１側壁１０４ と第２側壁１０５
および素子分離用絶縁膜１０２ をマスクとして、高濃
度層１２２ をセルフアラインでイオン注入することに
より形成する（図７（ａ））。その後は通常のプロセス
によりオーミック電極すなわちソース電極１０６ とド
レイン電極１０７ が形成され、ＬＤＤ構造のＭＥＳＦ
ＥＴが完成する（図７（ｂ））。
【０００６】
【発明が解決しようとする問題点】上記の方法では、第
１側壁および第２側壁の整形加工を、ＲＩＥにより
ＳｉＯ２ の異方性エッチングにより行っている。しか
しこの場合各側壁の形状は、側壁形成用絶縁物の膜質や
膜厚、さらにＲＩＥによるエッチングばらつき等に大き
く左右され、再現性良く同一形状を得ることが難しかっ
た。この側壁の形状が変わるとライトリードープ層１２
１および高濃度層１２２ の形状が変わるため、結果と
してＦＥＴの特性が大きく変化してしまい、高集積化お
よび高歩留り化の妨げとなっていた。特に上記の例では
この側壁の整形加工が２回もあるため、この問題は一層
深刻であった。
１側壁および第２側壁の整形加工を、ＲＩＥにより
ＳｉＯ２ の異方性エッチングにより行っている。しか
しこの場合各側壁の形状は、側壁形成用絶縁物の膜質や
膜厚、さらにＲＩＥによるエッチングばらつき等に大き
く左右され、再現性良く同一形状を得ることが難しかっ
た。この側壁の形状が変わるとライトリードープ層１２
１および高濃度層１２２ の形状が変わるため、結果と
してＦＥＴの特性が大きく変化してしまい、高集積化お
よび高歩留り化の妨げとなっていた。特に上記の例では
この側壁の整形加工が２回もあるため、この問題は一層
深刻であった。
【０００７】更に別の問題点としては、第１側壁および
第２側壁の整形加工時にＲＩＥによるＳｉＯ２ の異方
性エッチングを用いるため、この時に露出する半絶縁性
化合物半導体基板表面にエッチングによるダメージを与
えてしまうことがあげられる。このエッチングによるダ
メージは、ＦＥＴのコンダクタンスの劣化や耐圧の減少
など特性劣化を引き起こしていた。特に上記の例ではこ
の側壁の整形加工が２回もあるため、この問題は一層深
刻であった。本発明の目的は上記問題点を解決し、高集
積化、高歩留り化に適した化合物半導体装置およびその
製造方法を提供するものである。
第２側壁の整形加工時にＲＩＥによるＳｉＯ２ の異方
性エッチングを用いるため、この時に露出する半絶縁性
化合物半導体基板表面にエッチングによるダメージを与
えてしまうことがあげられる。このエッチングによるダ
メージは、ＦＥＴのコンダクタンスの劣化や耐圧の減少
など特性劣化を引き起こしていた。特に上記の例ではこ
の側壁の整形加工が２回もあるため、この問題は一層深
刻であった。本発明の目的は上記問題点を解決し、高集
積化、高歩留り化に適した化合物半導体装置およびその
製造方法を提供するものである。
【０００８】
【課題を解決するための手段】本発明に係る化合物半導
体装置は、半絶縁性半導体基板の表面上の所定の位置に
ショットキーゲート電極とソース電極とドレイン電極と
を有する化合物半導体装置において、該ショットキーゲ
ート電極の両側にある側壁と、該ショットキーゲート電
極下のチャンネル層と、該側壁の両端から水平方向に該
ソース電極および該ドレイン電極の各領域にわたり該基
板表面下に形成された高いキャリア濃度の高濃度層と、
該ショットキーゲート電極の両端より該高濃度層迄の間
にわたり該基板表面下に形成された該チャンネル層より
も高い濃度でかつ該高濃度層よりも低い濃度のキャリア
濃度のライトリードープ層とを有することを特徴とする
。
体装置は、半絶縁性半導体基板の表面上の所定の位置に
ショットキーゲート電極とソース電極とドレイン電極と
を有する化合物半導体装置において、該ショットキーゲ
ート電極の両側にある側壁と、該ショットキーゲート電
極下のチャンネル層と、該側壁の両端から水平方向に該
ソース電極および該ドレイン電極の各領域にわたり該基
板表面下に形成された高いキャリア濃度の高濃度層と、
該ショットキーゲート電極の両端より該高濃度層迄の間
にわたり該基板表面下に形成された該チャンネル層より
も高い濃度でかつ該高濃度層よりも低い濃度のキャリア
濃度のライトリードープ層とを有することを特徴とする
。
【０００９】また上述の化合物半導体装置は、半絶縁性
半導体基板の表面に表面保護膜を形成し、次にイオン注
入により該基板の表面下にチャンネル層を形成し、該表
面保護膜上にショットキーゲート電極の形成予定部分の
み開口したレジストパターンを形成し、該開口部の該表
面保護膜を反応性イオンエッチングにより削除し、これ
らの上部にショットキーゲート電極材料の堆積をして該
ショットキーゲート電極を形成し、該堆積をマスクとし
て反応性イオンエッチングにより該開口部のレジストパ
ターンと表面保護膜をアンダーカットし、該レジストパ
ターンをリフトオフさせた後、該ショットキーゲート電
極と該表面保護膜をマスクとしてイオン注入により該チ
ャンネル層よりも高濃度のキャリア濃度のライトリード
ープ層を形成し、次に該表面保護膜の開口部を反応性イ
オンエッチングにより拡張し、側壁形成材を堆積し該シ
ョットキーゲート電極の両端に側壁を形成した後イオン
注入することにより該ライトリードープ層よりも高いキ
ャリア濃度の高濃度層を該ゲート電極の側壁の両端部か
らソース電極及びゲート電極領域まで形成することによ
って製造される。
半導体基板の表面に表面保護膜を形成し、次にイオン注
入により該基板の表面下にチャンネル層を形成し、該表
面保護膜上にショットキーゲート電極の形成予定部分の
み開口したレジストパターンを形成し、該開口部の該表
面保護膜を反応性イオンエッチングにより削除し、これ
らの上部にショットキーゲート電極材料の堆積をして該
ショットキーゲート電極を形成し、該堆積をマスクとし
て反応性イオンエッチングにより該開口部のレジストパ
ターンと表面保護膜をアンダーカットし、該レジストパ
ターンをリフトオフさせた後、該ショットキーゲート電
極と該表面保護膜をマスクとしてイオン注入により該チ
ャンネル層よりも高濃度のキャリア濃度のライトリード
ープ層を形成し、次に該表面保護膜の開口部を反応性イ
オンエッチングにより拡張し、側壁形成材を堆積し該シ
ョットキーゲート電極の両端に側壁を形成した後イオン
注入することにより該ライトリードープ層よりも高いキ
ャリア濃度の高濃度層を該ゲート電極の側壁の両端部か
らソース電極及びゲート電極領域まで形成することによ
って製造される。
【００１０】
【作用】本発明は、ショットキーゲート電極自体をマス
クとしてイオン注入することによりライトリードープ層
を形成するので側壁加工の回数が１回に減る。従って側
壁加工時のＲＩＥによるエッチングによる基板表面の損
傷が少ない。かつ実質上１回のフォトリソグラフィープ
ロセスによりＬＤＤ構造を形成するから、これらの層の
形状が高精度で均一に形成できる。この結果上記ＭＥＳ
ＦＥＴの高集積化、高歩留り化が達成できる。
クとしてイオン注入することによりライトリードープ層
を形成するので側壁加工の回数が１回に減る。従って側
壁加工時のＲＩＥによるエッチングによる基板表面の損
傷が少ない。かつ実質上１回のフォトリソグラフィープ
ロセスによりＬＤＤ構造を形成するから、これらの層の
形状が高精度で均一に形成できる。この結果上記ＭＥＳ
ＦＥＴの高集積化、高歩留り化が達成できる。
【００１１】また本発明は、ゲート電極形成のために表
面保護膜を開口するとき及び高濃度層形成のための側壁
加工時以外は常に基板表面が保護膜で保護されており、
ＲＩＥエッチングにより損傷させることがすくない。こ
れも上記高集積化、高歩留り化に極めて有効である。
面保護膜を開口するとき及び高濃度層形成のための側壁
加工時以外は常に基板表面が保護膜で保護されており、
ＲＩＥエッチングにより損傷させることがすくない。こ
れも上記高集積化、高歩留り化に極めて有効である。
【００１２】
【実施例】図１は本発明による半導体装置の一実施例で
ある。例えばＧａＡｓ等の半絶縁性化合物半導体基板１
の所定の位置に、例えばタングステンシリサイド等から
なるショットキーゲート電極３（以下ゲート電極３と略
す）と、例えばＡｕＧｅ／Ｎｉ等からなるソース電極６
およびドレイン電極７が形成され、かつ各電極の側面に
は側壁が形成されている。例えばＳｉＮから成るゲート
電極側壁４が形成されている。また上記各電極部領域以
外の半絶縁性化合物半導体基板１上には、表面保護用の
ＳｉＯ２ 膜２が形成されている。
ある。例えばＧａＡｓ等の半絶縁性化合物半導体基板１
の所定の位置に、例えばタングステンシリサイド等から
なるショットキーゲート電極３（以下ゲート電極３と略
す）と、例えばＡｕＧｅ／Ｎｉ等からなるソース電極６
およびドレイン電極７が形成され、かつ各電極の側面に
は側壁が形成されている。例えばＳｉＮから成るゲート
電極側壁４が形成されている。また上記各電極部領域以
外の半絶縁性化合物半導体基板１上には、表面保護用の
ＳｉＯ２ 膜２が形成されている。
【００１３】ゲート電極３の下の半絶縁性化合物半導体
基板１内には、例えばピーク深さ０．０５μｍ、キャリ
ア濃度３×１０１７ｃｍ−３のチャンネル層２０が形成
され、ゲート電極３の両端の０．２５μｍの厚さのゲー
ト電極側壁４の端部からソース電極６およびドレイン電
極７の下部にわたり、ピーク深さ０．１５μｍ、キャリ
ア濃度 １．５×１０１８ｃｍ−３の高濃度層２２が形
成されている。更にゲート電極３の両端と高濃度層２２
の間、つまりゲート電極側壁４の下部の半絶縁性化合物
半導体基板１内には、例えばピーク深さ０．０８μｍ、
キャリア濃度８×１０１７ｃｍ−３のライトリードープ
層２１が形成されている。
基板１内には、例えばピーク深さ０．０５μｍ、キャリ
ア濃度３×１０１７ｃｍ−３のチャンネル層２０が形成
され、ゲート電極３の両端の０．２５μｍの厚さのゲー
ト電極側壁４の端部からソース電極６およびドレイン電
極７の下部にわたり、ピーク深さ０．１５μｍ、キャリ
ア濃度 １．５×１０１８ｃｍ−３の高濃度層２２が形
成されている。更にゲート電極３の両端と高濃度層２２
の間、つまりゲート電極側壁４の下部の半絶縁性化合物
半導体基板１内には、例えばピーク深さ０．０８μｍ、
キャリア濃度８×１０１７ｃｍ−３のライトリードープ
層２１が形成されている。
【００１４】次に図２、図３、図４により、図１に示さ
れる半導体装置の構造方法について説明する。例えば半
絶縁性化合物半導体基板１上に、例えばＳｉＯ２ から
成る表面保護膜２を形成する（図２（ａ））。
れる半導体装置の構造方法について説明する。例えば半
絶縁性化合物半導体基板１上に、例えばＳｉＯ２ から
成る表面保護膜２を形成する（図２（ａ））。
【００１５】次に素子領域部１０を開口させたレジスト
パターン３０を通常のフォトリソグラフィープロセスに
より形成し（図２（ｂ））、チャンネル層２０形成のた
めＳｉのイオン注入を行う（図２（ｃ））。このレジス
トパターン３０を残したまま新たにゲート電極３の形成
予定部分のみ開口したレジストパターン３１を形成し、
表面保護膜２をＲＩＥ等により選択除去する（図３（ａ
））。
パターン３０を通常のフォトリソグラフィープロセスに
より形成し（図２（ｂ））、チャンネル層２０形成のた
めＳｉのイオン注入を行う（図２（ｃ））。このレジス
トパターン３０を残したまま新たにゲート電極３の形成
予定部分のみ開口したレジストパターン３１を形成し、
表面保護膜２をＲＩＥ等により選択除去する（図３（ａ
））。
【００１６】次に例えばスパッタ法により例えばタング
ステンシリサイド等のゲート電極材料３，３′を堆積す
る（図３（ａ））。次にこのゲート電極形成材料３′を
マスクとしてＲＩＥ等により、レジストパターン３１の
アンダーカット部１１を形成する（図３（ｂ））。更に
このアンダーカットにより露出した表面保護膜２の一部
をＲＩＥでエッチングする（図３（ｂ））。
ステンシリサイド等のゲート電極材料３，３′を堆積す
る（図３（ａ））。次にこのゲート電極形成材料３′を
マスクとしてＲＩＥ等により、レジストパターン３１の
アンダーカット部１１を形成する（図３（ｂ））。更に
このアンダーカットにより露出した表面保護膜２の一部
をＲＩＥでエッチングする（図３（ｂ））。
【００１７】次にレジストパターン３１およびゲート電
極形成材料３′をリフトオフした後、表面保護膜２、ゲ
ート電極３をマスクとしてライトリードープ層２１形成
のためのイオン注入を行う（図３（ｃ））。この場合レ
ジストパターン３０はパターン形成２回分のベークがな
されているため、レジストパターン３１と一緒にリフト
オフされない。
極形成材料３′をリフトオフした後、表面保護膜２、ゲ
ート電極３をマスクとしてライトリードープ層２１形成
のためのイオン注入を行う（図３（ｃ））。この場合レ
ジストパターン３０はパターン形成２回分のベークがな
されているため、レジストパターン３１と一緒にリフト
オフされない。
【００１８】次にレジストパターン３０をマスクとして
表面保護膜２をＲＩＥによりエッチングし、レジストパ
ターン３０をアッシング等により除去してから、ゲート
電極側壁形成用のＳｉＮ膜４′を堆積する（図４（ａ）
）。 次に異方性ドライエッチングによりゲート電極側壁４を
形成し、高濃度層２２形成のためのイオン注入を行う（
図４（ｂ））。
表面保護膜２をＲＩＥによりエッチングし、レジストパ
ターン３０をアッシング等により除去してから、ゲート
電極側壁形成用のＳｉＮ膜４′を堆積する（図４（ａ）
）。 次に異方性ドライエッチングによりゲート電極側壁４を
形成し、高濃度層２２形成のためのイオン注入を行う（
図４（ｂ））。
【００１９】以降はこのままの状態でキャップレスアニ
ールを行うか、あるいは全面にアニール膜を形成してキ
ャップアニールを行い、注入された不純物の活性化を行
う。その後通常のオーミック電極形成工程によりソース
電極６、ドレイン電極７が形成され、ＦＥＴが完成する
（図１）。
ールを行うか、あるいは全面にアニール膜を形成してキ
ャップアニールを行い、注入された不純物の活性化を行
う。その後通常のオーミック電極形成工程によりソース
電極６、ドレイン電極７が形成され、ＦＥＴが完成する
（図１）。
【００２０】なお上記の例はあくまでも一例であり、実
際に本発明を実施する際には種々の変更が可能である。 例えばゲート電極材料はモリブデン、タングステン、チ
タンをはじめとする高融点金属やそのシリサイド、又は
それらの化合物でも良い。さらに表面保護膜とゲート電
極側壁の組合せはエッチング時の選択比がとれればどの
ような組合せでも良い。またショートチャンネル効果を
抑制するためにチャンネル層、ライトリードープ層、高
濃度層の下にＰ型不純物を含む埋め込み層を形成しても
良い。
際に本発明を実施する際には種々の変更が可能である。 例えばゲート電極材料はモリブデン、タングステン、チ
タンをはじめとする高融点金属やそのシリサイド、又は
それらの化合物でも良い。さらに表面保護膜とゲート電
極側壁の組合せはエッチング時の選択比がとれればどの
ような組合せでも良い。またショートチャンネル効果を
抑制するためにチャンネル層、ライトリードープ層、高
濃度層の下にＰ型不純物を含む埋め込み層を形成しても
良い。
【００２１】
【発明の効果】上記の過程で、ゲート電極３及びライト
リードープ層２１、高濃度層２２間隔を規程するフォト
リソグラフィープロセスは、ゲート電極パターニング用
の実質上１回のみであり、このため各パターンが精度、
再現性共に良好に形成される。この結果高性能なセルフ
アラインＬＤＤ構造ＭＥＳＦＥＴの微細化が可能となり
、集積度の向上が図れる。
リードープ層２１、高濃度層２２間隔を規程するフォト
リソグラフィープロセスは、ゲート電極パターニング用
の実質上１回のみであり、このため各パターンが精度、
再現性共に良好に形成される。この結果高性能なセルフ
アラインＬＤＤ構造ＭＥＳＦＥＴの微細化が可能となり
、集積度の向上が図れる。
【００２２】本発明の製造方法においては、ＬＤＤ構造
を形成するためのゲート電極側壁加工が１回で済むため
、側壁加工時の異方性エッチングばらつきに起因するＦ
ＥＴ特性のパラツキが少なく、高集積化および高歩留り
化に適した化合物半導体装置が実現される。
を形成するためのゲート電極側壁加工が１回で済むため
、側壁加工時の異方性エッチングばらつきに起因するＦ
ＥＴ特性のパラツキが少なく、高集積化および高歩留り
化に適した化合物半導体装置が実現される。
【００２３】また半絶縁性化合物半導体基板１の表面は
、ゲート電極３及び側壁加工等の為の表面保護膜エッチ
ング時以外は、常に表面保護膜２によって被覆されてお
り、エッチングダメージの発生を最小限に抑えることが
できる。従って、従来例に見られたようなエッチングダ
メージによるＦＥＴ特性の劣化を防止することが出来る
と同時に信頼性の向上が図れる。
、ゲート電極３及び側壁加工等の為の表面保護膜エッチ
ング時以外は、常に表面保護膜２によって被覆されてお
り、エッチングダメージの発生を最小限に抑えることが
できる。従って、従来例に見られたようなエッチングダ
メージによるＦＥＴ特性の劣化を防止することが出来る
と同時に信頼性の向上が図れる。
【図１】本発明に係る化合物半導体装置を示す。
【図２】本発明に係る化合物半導体装置の製造方法を示
す。
す。
【図３】図２に同じ。
【図４】図２に同じ
【図５】従来技術を示す。
【図６】図５に同じ。
【図７】図５に同じ。
１ 半絶縁性化合物半導体基板
２ 表面保護膜
３ ショットキーゲート電極
３′ ショットキーゲート電極形成材料４ ショッ
トキーゲート電極側壁 ４′ 側壁形成材 ６ ソース電極 ７ ドレイン電極 １０ 素子領域部 １１ アンダーカット部 ２０ チャンネル層 ２１ ライトリードープ層 ２２ 高濃度層 ３０，３１ レジストパターン
トキーゲート電極側壁 ４′ 側壁形成材 ６ ソース電極 ７ ドレイン電極 １０ 素子領域部 １１ アンダーカット部 ２０ チャンネル層 ２１ ライトリードープ層 ２２ 高濃度層 ３０，３１ レジストパターン
Claims (2)
- 【請求項１】 半絶縁性半導体基板の表面上の所定の
位置にショットキーゲート電極とソース電極とドレイン
電極とを有する化合物半導体装置において、該ショット
キーゲート電極の両側にある側壁と、該ショットキーゲ
ート電極下のチャンネル層と、該側壁の両端から水平方
向に該ソース電極および該ドレイン電極の各領域にわた
り該基板表面下に形成された高いキャリア濃度の高濃度
層と、該ショットキーゲート電極の両端より該高濃度層
迄の間にわたり該基板表面下に形成された該チャンネル
層よりも高い濃度でかつ該高濃度層よりも低い濃度のキ
ャリア濃度のライトリードープ層とを有することを特徴
とする化合物半導体装置。 - 【請求項２】 半絶縁性半導体基板の表面に表面保護
膜を形成し、次にイオン注入により該基板の表面下にチ
ャンネル層を形成し、該表面保護膜上にショットキーゲ
ート電極の形成予定部分のみ開口したレジストパターン
を形成し、該開口部の該表面保護膜を反応性イオンエッ
チングにより削除し、これらの上部にショットキーゲー
ト電極材料の堆積をして該ショットキーゲート電極を形
成し、該堆積をマスクとして反応性イオンエッチングに
より該開口部のレジストパターンと表面保護膜をアンダ
ーカットし、該レジストパターンをリフトオフさせた後
、該ショットキーゲート電極と該表面保護膜をマスクと
してイオン注入により該チャンネル層よりも高濃度のキ
ャリア濃度のライトリードープ層を形成し、次に該表面
保護膜の開口部を反応性イオンエッチングにより拡張し
、側壁形成材を堆積し該ショットキーゲート電極の両端
に側壁を形成した後イオン注入することにより該ライト
リードープ層よりも高いキャリア濃度の高濃度層を該ゲ
ート電極の側壁の両端部からソース電極及びゲート電極
領域まで形成することによって製造する請求項１の化合
物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14713791A JPH04369841A (ja) | 1991-06-19 | 1991-06-19 | 化合物半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14713791A JPH04369841A (ja) | 1991-06-19 | 1991-06-19 | 化合物半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04369841A true JPH04369841A (ja) | 1992-12-22 |
Family
ID=15423412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14713791A Pending JPH04369841A (ja) | 1991-06-19 | 1991-06-19 | 化合物半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04369841A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100293460B1 (ko) * | 1994-05-31 | 2001-11-30 | 구자홍 | 반도체소자제조방법 |
| JP2007266461A (ja) * | 2006-03-29 | 2007-10-11 | Honda Motor Co Ltd | 半導体装置の製造方法 |
-
1991
- 1991-06-19 JP JP14713791A patent/JPH04369841A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100293460B1 (ko) * | 1994-05-31 | 2001-11-30 | 구자홍 | 반도체소자제조방법 |
| JP2007266461A (ja) * | 2006-03-29 | 2007-10-11 | Honda Motor Co Ltd | 半導体装置の製造方法 |
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