JPH04369844A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04369844A JPH04369844A JP14637691A JP14637691A JPH04369844A JP H04369844 A JPH04369844 A JP H04369844A JP 14637691 A JP14637691 A JP 14637691A JP 14637691 A JP14637691 A JP 14637691A JP H04369844 A JPH04369844 A JP H04369844A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、とく
にＭＥＳＦＥＴ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒＦｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｅｒ
，ショットキーゲート電界効果トランジスタ）に関する
。
にＭＥＳＦＥＴ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒＦｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｅｒ
，ショットキーゲート電界効果トランジスタ）に関する
。
【０００２】
【従来の技術】従来のＧａＡｓ ＭＥＳＦＥＴではチ
ャネルの上にＳｉＯ２膜やＳｉ３ Ｎ４ 膜を直接成長
させてパッシベーション膜として使用しているが、これ
らの膜はＧａＡｓと結晶構造が異なるためＧａＡｓ／パ
ッシベーション膜界面に高密度の表面欠陥順位を生じる
。この界面順位はゲートバイアスの変化に伴い電子の捕
獲や放出を繰り返す。しかし、電子の放出に関する時定
数は数ミリ秒程度あるため、マイクロ波など高周波領域
の大振幅動作時には電子の放出が追随できなくなり、結
果としてゲート周辺の界面に電子を捕獲したまま動作す
ることになる。そのため界面のポテンシャルが上がり、
チャネル狭窄を引き起こし出力電力、効率共に制限する
。
ャネルの上にＳｉＯ２膜やＳｉ３ Ｎ４ 膜を直接成長
させてパッシベーション膜として使用しているが、これ
らの膜はＧａＡｓと結晶構造が異なるためＧａＡｓ／パ
ッシベーション膜界面に高密度の表面欠陥順位を生じる
。この界面順位はゲートバイアスの変化に伴い電子の捕
獲や放出を繰り返す。しかし、電子の放出に関する時定
数は数ミリ秒程度あるため、マイクロ波など高周波領域
の大振幅動作時には電子の放出が追随できなくなり、結
果としてゲート周辺の界面に電子を捕獲したまま動作す
ることになる。そのため界面のポテンシャルが上がり、
チャネル狭窄を引き起こし出力電力、効率共に制限する
。
【０００３】パッシベーション膜とＧａＡｓ界面に局在
する界面準位に起因する前記問題の解決には、従来主に
２つの試みがなされている。界面準位を低減する積極的
な方法と、界面準位を回避する消極的な方法の２つであ
る。前者は、硫黄を含む溶媒での表面の処理を施すなど
で、後者は多段リセス構造やチャネル上に意図的にキャ
リアをドープしていない層（以下ｉ層）を配した構造な
どがある。特に、ｉ層を配した構造ではＳ．Ｓｒｉｒａ
ｍ ｅｔ ａｌ． ＩＥＥＥ Ｃｏｒｎｅｌｌ Ｃｏｎ
ｆ． ２１８ ＩＶ−５（１９８９） やＭ．Ｔａｋｉ
ｋａｗａ ｅｔ ａｌ“Ｓｅｍｉ−Ｉｎｓｕｌａｔｉｎ
ｇ ＩＩＩ−Ｖ Ｍａｔｅｒｉａｌｓ ”Ｏｈｍｓｈａ
Ｌｔｄ．６０３（１９８６）という報告がある。前者
はｉ層として２０００オングストロームの厚さのＧａＡ
ｓを用いている。 後者はｉ層として１０００オングストロームのＡｌＧａ
Ａｓを再成長して用いている。
する界面準位に起因する前記問題の解決には、従来主に
２つの試みがなされている。界面準位を低減する積極的
な方法と、界面準位を回避する消極的な方法の２つであ
る。前者は、硫黄を含む溶媒での表面の処理を施すなど
で、後者は多段リセス構造やチャネル上に意図的にキャ
リアをドープしていない層（以下ｉ層）を配した構造な
どがある。特に、ｉ層を配した構造ではＳ．Ｓｒｉｒａ
ｍ ｅｔ ａｌ． ＩＥＥＥ Ｃｏｒｎｅｌｌ Ｃｏｎ
ｆ． ２１８ ＩＶ−５（１９８９） やＭ．Ｔａｋｉ
ｋａｗａ ｅｔ ａｌ“Ｓｅｍｉ−Ｉｎｓｕｌａｔｉｎ
ｇ ＩＩＩ−Ｖ Ｍａｔｅｒｉａｌｓ ”Ｏｈｍｓｈａ
Ｌｔｄ．６０３（１９８６）という報告がある。前者
はｉ層として２０００オングストロームの厚さのＧａＡ
ｓを用いている。 後者はｉ層として１０００オングストロームのＡｌＧａ
Ａｓを再成長して用いている。
【０００４】
【発明が解決しようとする課題】上述の従来のｉ層を配
したＧａＡｓ ＭＥＳＦＥＴ構造は、図２に示すよう
に、半絶縁性ＧａＡｓ基板１上にｎ型ＧａＡｓエピタキ
シャル層２を有し、このｎ型ＧａＡｓエピタキシャル層
２にゲート金属５がショットキー接合している。ｎ型Ｇ
ａＡｓエピタキシャル層２の他の表面には意図的に不純
物をドープしないＧａＡｓエピタキシャル層（ｉ層）３
を有し、その上にｎ型ＧａＡｓコンタクト層４と電極金
属６とを有している。この図２のようにｎ型ＧａＡｓコ
ンタクト層４の下に厚さが５００オングストローム〜１
０００オングストロームのｉ−ＧａＡｓ層３を配したエ
ピ構造で、深さ方向に濃度が一定であるプロファイルを
持つチャネルのとき、チャネル表面の変化に対し鈍感に
なり、入出力特性の線形領域が広くなりかつ飽和出力が
高くなるなど特性は向上するが、一方ゲート耐圧は約１
４Ｖしかなく、１０Ｖ以上の高電圧でＦＥＴを動作させ
るためには低過ぎるという問題点があった。また、ｉ層
３の厚さが増大すると、ソース抵抗Ｒｓ，ドレイン抵抗
Ｒｄが増大して特性に悪影響を与えるという問題点もあ
った。
したＧａＡｓ ＭＥＳＦＥＴ構造は、図２に示すよう
に、半絶縁性ＧａＡｓ基板１上にｎ型ＧａＡｓエピタキ
シャル層２を有し、このｎ型ＧａＡｓエピタキシャル層
２にゲート金属５がショットキー接合している。ｎ型Ｇ
ａＡｓエピタキシャル層２の他の表面には意図的に不純
物をドープしないＧａＡｓエピタキシャル層（ｉ層）３
を有し、その上にｎ型ＧａＡｓコンタクト層４と電極金
属６とを有している。この図２のようにｎ型ＧａＡｓコ
ンタクト層４の下に厚さが５００オングストローム〜１
０００オングストロームのｉ−ＧａＡｓ層３を配したエ
ピ構造で、深さ方向に濃度が一定であるプロファイルを
持つチャネルのとき、チャネル表面の変化に対し鈍感に
なり、入出力特性の線形領域が広くなりかつ飽和出力が
高くなるなど特性は向上するが、一方ゲート耐圧は約１
４Ｖしかなく、１０Ｖ以上の高電圧でＦＥＴを動作させ
るためには低過ぎるという問題点があった。また、ｉ層
３の厚さが増大すると、ソース抵抗Ｒｓ，ドレイン抵抗
Ｒｄが増大して特性に悪影響を与えるという問題点もあ
った。
【０００５】
【課題を解決するための手段】本発明は、チャネルの上
にｉ−ＧａＡｓ層を配したエピ構造において、オーミッ
ク接合形成領域とその近傍にイオン注入によって選択的
に不純物を導入する工程と、導入した不純物の深さ方向
のプロファイルを保ったまま活性化する為のアニールた
とえばＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅ
ａｌ）を施す工程を含むことを特徴とする。
にｉ−ＧａＡｓ層を配したエピ構造において、オーミッ
ク接合形成領域とその近傍にイオン注入によって選択的
に不純物を導入する工程と、導入した不純物の深さ方向
のプロファイルを保ったまま活性化する為のアニールた
とえばＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅ
ａｌ）を施す工程を含むことを特徴とする。
【０００６】オーミック接合形成領域とその近傍への不
純物のイオン注入および不純物活性化アニールの作用に
ついて以下に示す。図３にゲート耐圧とゲートバイアス
Ｖｇ＝０Ｖのときのドレイン電流Ｉｄｓｓの関係を示し
た。グループＡは図２に示した従来のｉ層３を配した構
造、グループＢは従来例でｉ層のない構造、グループＣ
は図１ｅあるいは図４ｅに示した本発明による構造であ
る。図から明らかなように同じＩｄｓｓに対して本発明
のグループＣが最も大きなゲート耐圧を示している。こ
のことから、従来のｉ層３を配した構造の利点を保った
ままゲート耐圧を高くする事が可能になるため、高電圧
で動作させることができるようになる。また、ソース抵
抗Ｒｓ，ドレイン抵抗Ｒｄの増大も抑制することができ
る。
純物のイオン注入および不純物活性化アニールの作用に
ついて以下に示す。図３にゲート耐圧とゲートバイアス
Ｖｇ＝０Ｖのときのドレイン電流Ｉｄｓｓの関係を示し
た。グループＡは図２に示した従来のｉ層３を配した構
造、グループＢは従来例でｉ層のない構造、グループＣ
は図１ｅあるいは図４ｅに示した本発明による構造であ
る。図から明らかなように同じＩｄｓｓに対して本発明
のグループＣが最も大きなゲート耐圧を示している。こ
のことから、従来のｉ層３を配した構造の利点を保った
ままゲート耐圧を高くする事が可能になるため、高電圧
で動作させることができるようになる。また、ソース抵
抗Ｒｓ，ドレイン抵抗Ｒｄの増大も抑制することができ
る。
【０００７】
【実施例】次に本発明について図面を参照して説明する
。
。
【０００８】図１は本発明の一実施例の断面図である。
この実施例では、図１ａに示すエピ構造の場合を取り上
げる。図１ａ，ｂ，ｃ，ｄ図は本実施例の製造方法の主
な断面図である。図１ａに示した通り、半絶縁性ＧａＡ
ｓ基板１上にＭＢＥなどの結晶成長装置を用いて、不純
物濃度３．５×１０１７ｃｍ−３のｎ型ＧａＡｓエピタ
キシャル層２を１２００オングストローム原子層を一層
ずつ重ねる技術で形成する。続いて同装置により、意図
的に不純物をドープしないＧａＡｓエピタキシャル層（
ｉ層）３を４０００オングストローム形成する。図１ｂ
に示した通り、硫酸系溶液でゲート近傍のｉ層３を選択
的に所望の厚さ３０００オングストローム除去した後、
素子間分離を施し、図１ｃの通りオーミック接合形成領
域とその近傍に選択的に２８Ｓｉ＋ を３００ｋｅＶ，
８×１０１３ｃｍ−２，１２０ｋｅＶ，２×１０１３ｃ
ｍ−２，５０ｋｅＶ，２×１０１３ｃｍ−２の条件でイ
オン注入、ＲＴＡを施し、不純物を電気的に活性化した
。その後図１ｄの通り硫酸系溶液でゲート形成領域のｉ
層３を選択的に所望の厚さ（ここでは１０００オングス
トローム）除去する。その後、ゲート金属５としてＷＳ
ｉを堆積し、ＡｕＧｅ−Ａｕ系メタルを４００℃で合金
化して電極金属６を形成し、図１ｅに示す本発明のＧａ
Ａｓ ＭＥＳＦＥＴを形成した。
げる。図１ａ，ｂ，ｃ，ｄ図は本実施例の製造方法の主
な断面図である。図１ａに示した通り、半絶縁性ＧａＡ
ｓ基板１上にＭＢＥなどの結晶成長装置を用いて、不純
物濃度３．５×１０１７ｃｍ−３のｎ型ＧａＡｓエピタ
キシャル層２を１２００オングストローム原子層を一層
ずつ重ねる技術で形成する。続いて同装置により、意図
的に不純物をドープしないＧａＡｓエピタキシャル層（
ｉ層）３を４０００オングストローム形成する。図１ｂ
に示した通り、硫酸系溶液でゲート近傍のｉ層３を選択
的に所望の厚さ３０００オングストローム除去した後、
素子間分離を施し、図１ｃの通りオーミック接合形成領
域とその近傍に選択的に２８Ｓｉ＋ を３００ｋｅＶ，
８×１０１３ｃｍ−２，１２０ｋｅＶ，２×１０１３ｃ
ｍ−２，５０ｋｅＶ，２×１０１３ｃｍ−２の条件でイ
オン注入、ＲＴＡを施し、不純物を電気的に活性化した
。その後図１ｄの通り硫酸系溶液でゲート形成領域のｉ
層３を選択的に所望の厚さ（ここでは１０００オングス
トローム）除去する。その後、ゲート金属５としてＷＳ
ｉを堆積し、ＡｕＧｅ−Ａｕ系メタルを４００℃で合金
化して電極金属６を形成し、図１ｅに示す本発明のＧａ
Ａｓ ＭＥＳＦＥＴを形成した。
【０００９】本実施例によるＧａＡｓ ＭＥＳＦＴＥ
のゲート耐圧は２６．３Ｖと飛躍的に向上し、Ｖｄｓ＝
１５Ｖの高電圧動作が可能になった。ＲＦ特性は１チッ
プ，Ｉｄｓｓ＝１．９Ａ，１２．５７５ＧＨｚ，Ｖｄｓ
＝１５Ｖにおいて２ｄＢ圧縮点で３６．３ｄＢｍの高出
力を得た。
のゲート耐圧は２６．３Ｖと飛躍的に向上し、Ｖｄｓ＝
１５Ｖの高電圧動作が可能になった。ＲＦ特性は１チッ
プ，Ｉｄｓｓ＝１．９Ａ，１２．５７５ＧＨｚ，Ｖｄｓ
＝１５Ｖにおいて２ｄＢ圧縮点で３６．３ｄＢｍの高出
力を得た。
【００１０】次に本発明の他の実施例を説明する。この
実施例では図４ａに示すようにｉ層の上にコンタクト層
１０００オングストロームを成長したエピ構造の場合を
取り上げる。図４ｂに示した通り、ｉ層厚さ１０００オ
ングストロームを含むエピタキシャル基板１，２，３，
４を用い、硫酸系溶液でゲート形成領域とその近傍のコ
ンタクト層４を選択的に除去した後、素子間分離を施し
、図４ｃの通りオーミック形成領域とその近傍に選択的
に２８Ｓｉ＋ を２５０ｋｅＶ，８×１０１３ｃｍ−２
，１２０ｋｅＶ，２×１０１３ｃｍ−２，５０ｋｅＶ，
２×１０１３ｃｍ−２の条件でイオン注入、ＲＴＡを施
し、不純物を電気的に活性化した。その後図４ｄの通り
硫酸系溶液でゲート形成部分のｉ層を１０００オングス
トローム選択的に除去して、第１実施例と同様にゲート
メタル５を堆積し、電極金属６を形成して、図４ｅに示
す本発明のＧａＡｓ ＭＥＳＦＥＴを形成した。本発
明によるＧａＡｓ ＭＥＳＦＥＴのゲート耐圧は２６
．８Ｖで、ＲＦ特性は１チップ，Ｉｄｓｓ＝２．８Ａ，
１２．５７５ＧＨｚ，Ｖｄｓ＝１５Ｖにおいて２ｄＢの
圧縮点で３７．６ｄＢｍを得た。
実施例では図４ａに示すようにｉ層の上にコンタクト層
１０００オングストロームを成長したエピ構造の場合を
取り上げる。図４ｂに示した通り、ｉ層厚さ１０００オ
ングストロームを含むエピタキシャル基板１，２，３，
４を用い、硫酸系溶液でゲート形成領域とその近傍のコ
ンタクト層４を選択的に除去した後、素子間分離を施し
、図４ｃの通りオーミック形成領域とその近傍に選択的
に２８Ｓｉ＋ を２５０ｋｅＶ，８×１０１３ｃｍ−２
，１２０ｋｅＶ，２×１０１３ｃｍ−２，５０ｋｅＶ，
２×１０１３ｃｍ−２の条件でイオン注入、ＲＴＡを施
し、不純物を電気的に活性化した。その後図４ｄの通り
硫酸系溶液でゲート形成部分のｉ層を１０００オングス
トローム選択的に除去して、第１実施例と同様にゲート
メタル５を堆積し、電極金属６を形成して、図４ｅに示
す本発明のＧａＡｓ ＭＥＳＦＥＴを形成した。本発
明によるＧａＡｓ ＭＥＳＦＥＴのゲート耐圧は２６
．８Ｖで、ＲＦ特性は１チップ，Ｉｄｓｓ＝２．８Ａ，
１２．５７５ＧＨｚ，Ｖｄｓ＝１５Ｖにおいて２ｄＢの
圧縮点で３７．６ｄＢｍを得た。
【００１１】
【発明の効果】以上説明したように本発明は、意図的に
不純物をドープしていないかまたは非常に少量ドープし
た化合物半導体のエピタキシャル層を含んだエピタキシ
ャル基板のオーミック接合形成領域とその近傍に選択的
に不純物をイオン注入する工程と導入した不純物の深さ
方向のプロファイルを保ったまま活性化する為のアニー
ルたとえばＲＴＡを施す工程を適用することにより、ゲ
ート耐圧が約１４Ｖから約２７Ｖに向上し、１２．５７
５ＧＨｚ，Ｖｄｓ＝１５Ｖという高電位において、１チ
ップ当り２ｄＢ圧縮点で出力電力約３７ｄＢｍという高
水準の特性を得ることができた。
不純物をドープしていないかまたは非常に少量ドープし
た化合物半導体のエピタキシャル層を含んだエピタキシ
ャル基板のオーミック接合形成領域とその近傍に選択的
に不純物をイオン注入する工程と導入した不純物の深さ
方向のプロファイルを保ったまま活性化する為のアニー
ルたとえばＲＴＡを施す工程を適用することにより、ゲ
ート耐圧が約１４Ｖから約２７Ｖに向上し、１２．５７
５ＧＨｚ，Ｖｄｓ＝１５Ｖという高電位において、１チ
ップ当り２ｄＢ圧縮点で出力電力約３７ｄＢｍという高
水準の特性を得ることができた。
【図１】ａ〜ｄ図は本発明の一実施例の製造方法を工程
順に示す断面図、ｅ図は本発明の一実施例によるＦＥＴ
の断面図
順に示す断面図、ｅ図は本発明の一実施例によるＦＥＴ
の断面図
【図２】従来のＦＥＴの断面図
【図３】ゲート耐圧とゲートバイアスＶｇ＝０Ｖのとき
のドレイン電流Ｉｄｓｓの関係を示したグラフ
のドレイン電流Ｉｄｓｓの関係を示したグラフ
【図４】
ａ〜ｄ図は本発明の他の実施例の製造方法を工程順に示
す断面図、ｅ図は本発明の第２実施例によるＦＥＴの断
面図
ａ〜ｄ図は本発明の他の実施例の製造方法を工程順に示
す断面図、ｅ図は本発明の第２実施例によるＦＥＴの断
面図
１ 半絶縁性ＧａＡｓ基板
２ ｎ型ＧａＡｓエピタキシャル層３ 意
図的に不純物をドープしないＧａＡｓエピタキシャル層 ４ ｎ型ＧａＡｓコンタクト層（領域）５
ゲート金属 ６ 電極金属
図的に不純物をドープしないＧａＡｓエピタキシャル層 ４ ｎ型ＧａＡｓコンタクト層（領域）５
ゲート金属 ６ 電極金属
Claims (3)
- 【請求項１】 （ａ）原子レベルで制御する結晶成長
技術により、半絶縁性化合物半導体基板上にチャネル層
を含むエピタキシャル層を形成する工程と、（ｂ）前記
結晶成長技術を用い、前記チャネル層のエピタキシャル
成長の後連続して、全面に意図的に不純物をドープして
いないかまたは非常に少量ドープした化合物半導体のエ
ピタキシャル層を成長する工程と、（ｃ）前記エピタキ
シャル層成長の後、オーミック接合形成領域とその近傍
にイオン注入によって選択的に不純物を導入する工程と
、（ｄ）導入した不純物の深さ方向のプロファイルを保
ったまま前記イオン注入した不純物を活性化する工程と
、（ｅ）前記エピタキシャル基板のゲート電極を形成す
る部分に選択的に等方性あるいは異方性のエッチングを
施し、前記意図的に不純物をドープしていないかまたは
非常に少量ドープした化合物半導体のエピタキシャル層
全部あるいは一部を除去した後、前記ゲート電極を形成
する部分に選択的に金属を堆積する工程とを備えること
を特徴とする半導体装置の製造方法。 - 【請求項２】 前記結晶成長技術を用い、前記エピタ
キシャル層成長の後連続して全面にチャネル層と同程度
かまたは高濃度のコンタクト層を成長する工程を含む特
許請求の範囲第１項記載の半導体の製造方法。 - 【請求項３】 前記ゲート電極堆積前にソース・ドレ
イン間のある領域でコンタクト層を含むエピタキシャル
基板に選択的に等方性あるいは異方性のエッチングを施
し、または領域を変えて前記選択的エッチングを繰り返
す工程を含む特許請求の範囲第１項記載の半導体の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14637691A JPH04369844A (ja) | 1991-06-19 | 1991-06-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14637691A JPH04369844A (ja) | 1991-06-19 | 1991-06-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04369844A true JPH04369844A (ja) | 1992-12-22 |
Family
ID=15406318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14637691A Pending JPH04369844A (ja) | 1991-06-19 | 1991-06-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04369844A (ja) |
-
1991
- 1991-06-19 JP JP14637691A patent/JPH04369844A/ja active Pending
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000801 |