JPH10173036A

JPH10173036A - 半導体装置および半導体の高抵抗化方法

Info

Publication number: JPH10173036A
Application number: JP33082996A
Authority: JP
Inventors: Akio Wakejima; 彰男分島
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-12-11
Filing date: 1996-12-11
Publication date: 1998-06-26

Abstract

(57)【要約】【課題】半導体結晶を高抵抗化することにより素子間
分離を行う手段を提供する。これにより、エッチングに
より素子間分離を行っていた場合に生じていた段差部で
のゲート切れの問題等を解消する。【解決手段】素子分離領域中にフッ素原子が導入され
てなる高抵抗領域を設ける。フッ素原子の導入は、フッ
酸に浸漬する方法やフッ素イオン含有気体を含む雰囲気
中で熱処理する方法等により行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は化合物半導体装置の
素子間分離領域および抵抗素子領域に関する。また、半
導体装置の高抵抗領域を形成する方法と、一度高抵抗化
した領域を低抵抗化する方法に関するものである。

【０００２】

【従来の技術】ＨＪＦＥＴの素子間分離方法としては、
例えば、高抵抗バッファ層に達するエッチングを行う方
法（以下、メサエッチング）がある。この方法により素
子間分離を行うと、高性能高周波低雑音へテロ接合電界
効果トランジスタ（以下、ＨＪＦＥＴという。）ではゲ
ート長が短いため、段差部分でのゲート切れによる歩留
まりの低下が問題になる。さらに、次世代の低雑音素子
として期待されているＩｎＡｌＡｓ／ＩｎＧａＡｓ系Ｈ
ＪＦＢＴにおいては、メサエッチングによる素子間分離
方法ではゲート金属がこの段差部分においてバンドギャ
ップの小さいＩｎＧａＡｓ層に接触することによるゲー
トリークが生じ、デバイス特性を低下させるという問題
もある。また、高集積化されたＩＣデバイスを作製する
上では、メサエッチングにより素子間分離を行うと、段
差むらや段差そのものがメタル配線切れを生じる原因と
なっている。また、一度エッチングにより素子間分離を
行ってしまうと、エッチングされた領域は能動素子とし
て利用することが不可能である。

【０００３】

【発明が解決しようとする課題】以上のことから、素子
間分離を段差を形成することなく、つまり半導体結晶を
高抵抗化することで素子間分離をすることが望ましい。
その方法として、イオン注入による高抵抗化（素子間分
離）が報告されている。しかしながら、イオン注入法で
は結晶破壊により結品を高抵抗化するため、後のデバイ
ス作製工程での熱工程により再度低抵抗化が生じたり、
注入時に生じた欠陥が熱により横方向に広がってしま
い、安定してデバイスを作製できないという問題があっ
た。また、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＪＦＥＴに
おいては、抵抗率の小さいｎ‐ＩｎＡｌＡｓ層に対して
のイオン注入による高抵抗化は困難であった。本発明の
目的はこれらの課題を解決することにある。

【０００４】

【課題を解決するための手段】本発明の半導体装置は、
半導体中にフッ素原子が導入されてなる高抵抗領域を有
することを特徴とする。

【０００５】また、本発明の半導体の高抵抗化方法は、
半導体の所定の表面を絶縁膜で被覆する工程と、該半導
体をフッ素イオンを含む水溶液に浸漬する工程と、該半
導体を２００℃以上１０００℃以下の温度で加熱する工
程とを含むことを特徴とする。また、本発明の半導体の
高抵抗化方法は、半導体の所定の表面を絶縁膜で被覆す
る工程と、該半導体をフッ素イオンを含む蒸気に暴露す
る工程と、該半導体を２００℃以上１０００℃以下の温
度で加熱する工程とを含むことを特徴とする。また、本
発明の半導体の高抵抗化方法は、半導体の所定の表面を
絶縁膜で被覆する工程と、フッ素含有気体を含む雰囲気
下で半導体結晶を２００℃以上１０００℃以下の温度で
加熱する工程とを含むことを特徴とする。また、本発明
の半導体の高抵抗化方法は、半導体の所定の表面を絶縁
膜で被覆する工程と、フッ素イオンまたはフッ素化合物
を半導体中にイオン注入する工程とを含むことを特徴と
する。また、本発明の半導体の高抵抗化方法は、フッ素
イオンまたはフッ素化合物イオンを集束イオンビームを
用いて半導体中にイオン注入する工程を含むことを特徴
とする。

【０００６】また、半導体の低抵抗化方法は、上記の方
法により高抵抗化された領域を低抵抗化する方法におい
て、前記高抵抗領域または前記高抵抗化された領域の表
面に絶縁膜を形成した後、２００℃以上１０００℃以下
の温度で加熱処理を行うことを特徴とする。

【０００７】

【発明の実施の形態】本発明の半導体におけるフッ素原
子が導入されてなる高抵抗領域とは、フッ素が半導体の
内部に侵入した領域をいい、半導体をフッ酸等に浸漬す
る方法や、半導体をフッ素イオン含有の蒸気に暴露した
後、熱処理する方法により形成される。また、フッ素含
有雰囲気中で半導体を熱処理する方法や、半導体にフッ
素イオンのイオン注入する方法により形成される。フッ
素原子は電気陰性度が大きいため、ドナー層中の電子と
結合し易い。本発明は、この性質を利用することによ
り、効果的に半導体の高抵抗化を図ったものである。

【０００８】本発明における半導体とは、いかなる半導
体でも良いが、Ｉｎ、Ｇａ、Ａｌ、Ａｓ、Ｐ、Ｓｂから
なる群より選ばれる少なくとも１種を含むものが好まし
い。

【０００９】本発明の半導体の高抵抗化方法は所定の表
面を絶縁膜で被覆する工程を含むが、ここで、所定の表
面とは、高抵抗化を望む領域以外の表面をいう。また、
絶縁膜としては、例えばフォトレジスト、酸化シリコ
ン、窒化シリコン、ポリイミド等を用いることができ
る。

【００１０】また、本発明の半導体の高抵抗化方法にお
けるフッ素イオンを含む水溶液とは、例えばフッ化カリ
ウム水溶液、フッ酸、フッ化アンモニウム水溶液、また
は、フッ酸とフッ化アンモニウム水溶液の混合溶液が好
ましい。

【００１１】また、本発明の半導体の高抵抗化方法にお
けるフッ素イオンを含む蒸気とは、上述のフッ素イオン
を含む水溶液の蒸気をいう。

【００１２】また、本発明の半導体の高抵抗化方法にお
けるフッ素含有気体としては、ＨＦ、フッ化硫黄、ＣＮ
Ｆ、ＯＦ₂、ＢＦ₃、フッ化リン、ＣｌＦ、ＢｒＦ、Ｉ
Ｆ、ＮＦ₃、ＳＦ₆、ＣＨ_xＦ_yＣｌ_z（ｙ＝１〜３、ｘ＋
ｙ＋ｚ＝４）、Ｃ₂Ｈ_xＦ_yＣｌ_z（ｙ＝１〜５、ｘ＋ｙ＋
ｚ＝６）等を用いることができるが、特に、ＣｌＦ、Ｂ
ｒＦ、ＩＦ、ＮＦ₃、ＳＦ₆、ＣＨ_xＦ_yＣｌ_z（ｙ＝１〜
３、ｘ＋ｙ＋ｚ＝４）およびＣ₂Ｈ_xＦ_yＣｌ_z（ｙ＝１〜
５、ｘ＋ｙ＋ｚ＝６）からなる群より選ばれる少なくと
も１種を含む気体が好適に用いられる。

【００１３】また、本発明の半導体の高抵抗化方法また
は低抵抗化方法においては半導体を熱処理する工程を含
むが、このときの熱処理温度は２００℃以上１０００℃
以下とするのが好ましく、２５０℃以上５００℃以下と
するのがさらに好ましい。２００℃より低いとフッ素が
半導体結晶中に侵入しにくく、１０００℃より高いと半
導体結晶に欠陥を生じることがあるからである。好まし
い熱処理時間は、熱処理温度にもよるが、例えば処理温
度を３００℃とした場合には１分以上３時間以下とする
のがよい。

【００１４】本発明の半導体の高抵抗化方法における集
束イオンビームとは、磁場により集束されたイオンビー
ムのことをいう。

【００１５】本発明の半導体の高抵抗化方法は、さらに
効果を上げるために２回以上繰り返して行うこともでき
る。

【００１６】本発明の半導体装置の前記高抵抗領域また
は本発明の半導体の高抵抗化方法により高抵抗化された
領域は、表面を絶縁膜で被覆した後、熱処理を行うこと
により低抵抗化することができる。熱処理により、高抵
抗領域に侵入したフッ素を絶縁膜に取り込むことができ
るからである。低抵抗化に用いることのできる絶縁膜と
しては、酸化シリコン、窒化シリコン、ＳｉＯＮ等を用
いることができる。この方法で再活性化させた領域は、
再度、能動素子としても利用できる。

【００１７】

【実施例】

（実施例１）本発明の半導体装置の一実施例を、一般的
なＩｎＰ基板上に製造されたＨＪＦＥＴの素子間分離と
して適用した場合について図１を用いて説明する。半絶
縁性ＩｎＰ基板１０１上に、ｉ‐ＩｎＡｌＡｓバッファ
層１０２、ｉ‐ＩｎＧａＡｓチャネル層１０３、ｉ‐Ｉ
ｎＡｌＡｓスペーサ層１０４、Ｓｉが６×１０¹⁸ｃｍ ^-3
添加されたｎ‐ＩｎＡｌＡｓ電子供給層層１０５、ｉ‐
ＩｎＡｌＡｓショットキ接触層１０６、ｎ‐ＩｎＧａＡ
ｓオーミック接触層１０７が順次エピタキシャル成長に
より形成されている。ここで、ｎ‐ＩｎＧａＡｓオーミ
ック接触層１０７はオーミックコンタクトを良好にする
ために設けられている。この成長基板表面にはソース電
極１０８、ドレイン電極１０９が形成され、ソース電極
１０８とドレイン電極１０９の間のｎ‐ＩｎＧａＡｓオ
ーミック接触層１０７が部分的にエッチング除去され、
その部分にｉ‐ＩｎＡｌＡｓショットキ接触層１０６と
ショットキ接触するゲート電極１１０が形成されてい
る。このようなＨＪＦＥＴが同一ウエハ上に２個以上存
在している。この時、各ＨＪＦＥＴ間のｎ‐ＩｎＧａＡ
ｓ層１０７が部分的にエッチング除去されている。この
部分にＨＪＦＥＴを分離するための領域（素子間分離領
域）１１１が形成されている。この素子間分離領域１１
１にあるｎ‐ＩｎＡｌＡｓ層１０５の一部１０５（ａ）
に６×１０¹⁸ｃｍ‐³のＦが導入された領域を有してい
る。この素子間分離領域１１１により各素子間の絶縁
は、実際に素子を動作させるのに十分であった。

【００１８】本実施例では、高抵抗領域を素子間分離に
用いた場合について記述したが、ＭＭＩＣにおける抵抗
素子領域に用いることも可能である。また、本実施例で
は、ｎ−ＩｎＡｌＡｓ電子供給層層１０５のＳｉ添加量
を６×１０¹⁸ｃｍ^-3としたが、特にその添加量に限定す
るものではない。また、本実施例では、フッ素の導入量
（濃度）を８×１０¹⁸ｃｍ‐³としたが、フッ素導入に
より素子間分離を行う場合には、フッ素の導入量はｎ‐
ＩｎＡｌＡｓ電子供給層層１０５のＳｉ添加重の１１２
より大きければよい。また、フッ素導入領域を抵抗素子
領域として用いる場合には、所望の抵抗値になるような
任意のフッ素導入量とすれば良く、特にその導入量を限
定するものではない。

【００１９】（実施例２）本発明の半導体の高抵抗化方
法の一実施例を、一般的なＩｎＰ基板上に製造されたＨ
ＪＦＥＴの素子間分離として適用した場合について図２
（ａ）〜（ｅ）を用いて説明する。半導体結晶の高抵抗
化を望む領域のキャップ層（オーミックコンタクト層）
をエッチングした後、高抵抗化を望む領域以外をレジス
トで被覆し、フッ酸に５秒浸す（図２（ａ）、
（ｂ））。次にレジストを剥離し（図２（ｃ））、３０
０℃１時間の熱処理を行う（図２（ｄ））。以上の工程
により高抵抗領域を形成する（図２（ｅ））。この領域
を素子間分離領域として用いて、オーミック電極および
ゲート電極を形成しデバイスを作製する。この手法をＩ
ｎＰ基板上に形成された厚さ１μｍ、ドーピング濃度１
×１０¹⁸ｃｍ‐³のｎ−ＩｎＡｌＡｓ層に用いた場合、
シートキャリア濃度は１×１０¹⁴ｃｍ‐²から１×１０¹
¹ｃｍ‐²まで減少させることができた。これにより、良
好な素子間分離可能であることが分かる。

【００２０】本実施例では、フッ素イオンを含む水溶液
としてフッ酸を用いたが、その水溶液はＮＨ₄Ｆ水溶液
であっても、フッ酸とＮＨ₄Ｆ水溶波の混合液であって
もよい。高抵抗化を望む領域以外をレジストにより被覆
したが、絶縁膜によって被覆してもよい。また、絶縁膜
によって被覆した場合には、熱処理前にそれを除去する
必要はない。また、熱処理温度は３００℃としたが、２
００℃以上であればよい。また、図８に示すように、こ
の方法を繰り返すことで一層の高抵抗化が可能である。
本実施例ではフッ素を侵入させた高抵抗化領域を素子間
分離領域として用いたが、フッ素イオンを含む水溶液の
濃度、及び、フッ素イオンを含む水溶液に浸す時間、及
び、熱処理温度、時間を制御することにより所望の抵抗
率を得ることができ、この高抵抗化領域を抵抗素子領域
として用いることができる。

【００２１】（実施例３）本発明の半導体の高抵抗化方
法の一実施例を、一般的なＩｎＰ基板上に製造されたＨ
ＪＦＥＴの素子間分離として適用した場合について図３
（ａ）〜（ｅ）を用いて説明する。半導体結晶の高抵抗
化を望む領域のキャップ層（オーミックコンタクト層）
をエッチングした後、高抵抗化を望む領域以外をレジス
トにて被覆し、フッ酸上５ｃｍの位置に設置して、ＨＦ
の蒸気に曝す（図３（ａ）、（ｂ））。次にレジストを
剥離し（図３（ｃ））、窒素雰囲気中で３００℃１時間
の熱処理を行う（図３（ｄ））。以上の工程により高抵
抗領域を形成する（図３（ｅ））。この領域を素子間分
離領域として用いて、オーミック電極およびゲート電極
を形成しデバイスを作製する。この手法をＩｎｐ基板上
に形成された厚さ１μｍ、ドーピング濃度１×１０¹⁸ｃ
ｍ‐³のｎ‐ＩｎＡｌＡｓ層に用いた場合、シートキャ
リア濃度は１×１０¹⁴ｃｍ‐²から１×１０¹¹ｃｍ‐²ま
で減少させることができた。これにより、良好な素子間
分離が可能であることが分かる。

【００２２】ここでは、フッ素イオンを含む水溶液とし
てフッ酸を用いたが、その水溶液はＮＨ₄Ｆ水溶液であ
っても、フッ酸とＮＨ₄Ｆ水溶波の混合液であってもよ
い。高抵抗化を望む領域以外をレジストにより被覆した
が、絶縁膜によって被覆してもよい。また、絶縁膜によ
って被覆した場合には、熱処理前にそれを除去する必要
はない。また、熱処理温度は３００℃としたが、２００
℃以上であればよい。また、実施例２と同様、この方法
を繰り返すことで一層の高抵抗化が可能である。本実施
例ではフッ素を侵入させた高抵抗化領域を素子間分離領
域として用いたが、ＨＦ蒸気に曝す時間及び熱処理温度
及び時間を制御することにより所望の抵抗率を得ること
ができ、この高抵抗化領域を抵抗素子領域として用いる
こともできる。

【００２３】（実施例４）ＩｎＰ基板上に形成された厚
さ１μｍ、ドーピング濃度１×１０¹⁸ｃｍ‐³のｎ‐Ｉ
ｎＡｌＡｓ層に対し、実施例２と同様の処理を行った
後、実施例３と同様の処理を行った。この結果、シート
キャリア濃度は１×１０¹⁴ｃｍ‐２から８×１０¹⁰ｃｍ
‐²まで減少させることができた。これにより良好な素
子間分離が可能であることが分かる。また、本実施例と
順序を逆にして実施例３の処理後、実施例２の処理を行
っても同様の効果を得られた。

【００２４】（実施例５）本発明の半導体の高抵抗化方
法の一実施例を一般的なＩｎＰ基板上に製造されたＨＪ
ＦＥＴの素子間分離として適用した場合について図４
（ａ）〜（ｃ）を用いて説明する。半導体結品の高抵抗
化を望む領域のキャップ層（オーミックコンタクト層）
をエッチングした後、高抵抗化を望む領域以外を絶縁膜
にて被覆する。この試料に対して、ＣＨＦ₃ガスを導入
した炉内で３００℃で熱処理を行う（図４（ａ）、
（ｂ））。以上の工程により高抵抗領域を形成する（図
４（ｃ））。この領域を素子間分離領域として用いて、
オーミック電極およびゲート電極を形成しデバイスを作
製する。この手法をＩｎＰ基板上に形成された厚さ１μ
ｍ、ドーピング濃度１×１０¹⁸ｃｍ‐³のｎ‐ＩｎＡｌ
Ａｓ層に用いた。ここでは、ＣＨＦ₃ガス流量を１０ｍ
ｌ／ｍｉｎとした。この結果、２０分の熱処理でシート
キャリア濃度は１×１０¹⁴ｃｍ‐²から１×１０¹¹ｃｍ
‐²まで減少させることができた。これにより、良好な
素子間分離が可能であることが分かる。ここでは、フッ
素含有ガスとしてはＣＨＦ₃ガスを用いたが、その組成
にフッ素を含有するガスであればいかなるガスでもよ
い。高抵抗化を望む領域以外を絶縁膜により被覆した
が、レジストによって被覆してもよい。また、熱処理温
度は３００℃としたが、２００℃以上であればよい。本
実施例ではフッ素を侵入させた高抵抗化領域を素子間分
離領域として用いたが、熱処理温度及び時間を制御する
ことにより所望の抵抗率を得ることができ、この高抵抗
化領域を抵抗素子領域として用いることもできる。

【００２５】（実施例６）本発明の半導体の高抵抗化方
法の一実施例を一般的なＩｎＰ基板上に製造されたＨＪ
ＦＥＴの素子間分離として適用した場合について図５
（ａ）、（ｂ）を用いて説明する。半導体結晶の高抵抗
化を望む領域のキャップ層（オーミックコンタクト層）
をエッチングした後、高抵抗化を望む領域以外を絶縁膜
にて被覆しフッ素を半導体中にイオン注入することで高
抵抗領域を形成する（図５（ａ）、（ｂ））。この手法
を１μｍの１×１０¹⁸ｃｍ‐³のｎ‐ＩｎＡｌＡｓ層に
用いた場合、注入量１×１０¹⁸ｃｍ‐²でシートキャリ
ア濃度は１×１０¹⁴ｃｍ‐２から５×１０¹¹ｃｍ‐²ま
で減少させることができた。これにより、良好な素子間
分離が可能であることが分かる。ここでは、フッ素‐イ
オンをイオン注入したが、注入イオンはフッ素化合物イ
オンであればいかなるものであってもよい。高抵抗化を
望む領域以外を絶縁膜により被覆したが、レジストによ
って被覆してもよい。本実施例ではフッ素を侵入させた
高抵抗化領域を素子間分離領域として用いたが、注入量
を制御することにより所望の抵抗率を得て、この高抵抗
化領域を抵抗素子領域として用いることもできる。

【００２６】（実施例７）本発明の半導体の高抵抗化方
法の一実施例を一般的なＩｎＰ基板上に製造されたＨＪ
ＦＥＴの素子間分離として適用した場合について図６
（ａ）、（ｂ）を用いて説明する。半導体結品の高抵抗
化を望む領域のキャップ層（オーミックコンタクト層）
をエッチングした後、該領域にＦ‐を集束イオンビーム
法により選択的にイオン注入することで高抵抗領域を形
成する（図６（ａ）、（ｂ））。この手法を１μｍの１
×１０¹⁸ｃｍ‐³のｎ‐ＩｎＡｌＡｓ層に用いた場合、
注入量１×１０¹⁸ｃｍ‐²でシートキャリア濃度は１×
１０¹⁴ｃｍ‐²から５×１０¹¹ｃｍ‐²まで減少させるこ
とができた。これにより、良好な素子間分離が可能であ
ることが分かる。ここでは、フッ素イオンをイオン注入
したが、注入イオンはフッ素化合物イオンであればいか
なるものであってもよい。本実施例ではフッ素を侵入さ
せた高抵抗化領域を素子間分離領域として用いたが、注
入量を制御することにより所望の抵抗率を得て、この高
抵抗化領域を抵抗素子領域として用いることもできる。

【００２７】（実施例８）本発明の半導体の低抵抗化方
法の一実施例を一般的なＩｎＰ基板上に製造されたＨＪ
ＦＥＴの素子間分離として適用した場合について図７
（ａ）〜（ｃ）を用いて説明する。上記実施例２乃至７
のいずれかもしくは複数を用いて形成した半導体結晶中
の高抵抗領域表面に、ＳｉＮ膜を形成し（図７
（ａ））、熱処理を行いドナーを再活性化させる（図７
（ｂ）、（ｃ））。この方法を、実施例１によってシー
トキャリア濃度が１×１０¹¹ｃｍ‐²に減少した厚さ１
μｍのｎ−ＩｎＡｌＡｓ層に用いた場合のシートキャリ
ア濃度の熱処理時間依存性を図９に示す。このように、
一度高抵抗化したｎ−ＩｎＡｌＡｓ層も再低抵抗化（再
活性化）が可能である。

【００２８】なお、上記実施例１〜８では本発明をＩｎ
Ｐ基板上のＩｎＡｌＡｓ／ＩｎＧａＡｓ系へテロ接合電
界効果トランジスタに適用した場合について記したが、
この系以外のへテロ接合電界効果トランジスタであって
も、へテロ接合バイポーラトランジスタであっても、メ
タル−半導体トランジスタであってもよい。

【００２９】

【発明の効果】以上説明したように、本発明の半導体装
置は、半導体中にフッ素原子が導入されてなる高抵抗領
域を有することを特徴とする。この高抵抗領域を素子分
離領域中に設ければ、ゲート金属が段差をまたぐことが
なく、その結果、エッチングにより素子間分離を行って
いた場合に生じていた段差部でのゲート切れの問題を解
消できる。

【００３０】また、本発明の半導体の高抵抗化は、半導
体をフッ酸等に浸漬する方法や、半導体をフッ素イオン
含有の蒸気に暴露した後、熱処理する方法、あるいは、
フッ素含有雰囲気中で半導体を熱処理する方法や、半導
体にフッ素イオンをイオン注入する方法により形成され
る。このため、その後のデバイス作製工程により特性の
変化を受けにくい、安定な高抵抗領域を形成することが
できる。また、ＨＪＦＥＴを部分的に高抵抗化する場合
にも有効に用いることができる。

【００３１】また、本発明により高抵抗化した領域の表
面にＳｉを含む絶縁膜を形成し熱処理を行うことで、こ
の領域の再活性化できる。例えば、その領域は能動素子
として使用することが可能である。

【図面の簡単な説明】

【図１】本発明の半導体装置の一例の断面構造図であ
る。

【図２】本発明の半導体の高抵抗化方法を説明するため
の図である。

【図３】本発明の半導体の高抵抗化方法を説明するため
の図である。

【図４】本発明の半導体の高抵抗化方法を説明するため
の図である。

【図５】本発明の半導体の高抵抗化方法を説明するため
の図である。

【図６】本発明の半導体の高抵抗化方法を説明するため
の図である。

【図７】本発明の半導体の低抵抗化方法を説明するため
の図である。

【図８】本発明の半導体の高抵抗化方法におけるシート
キャリア濃度の処理回数依存性を示す図である。

【図９】本発明の半導体の高抵抗化方法におけるシート
キャリア濃度の熱処理時間依存性を示す図である。

【符号の説明】

１半導体結晶２フッ酸（ＨＦ）水溶液３炉４石英管５流量計６バルブ１００ｎ−ＩｎＡｌＡｓ電子供給層のうちフッ素が
導入された領域１０１半絶縁性ＩｎＰ基板１０２ｉ−ＩｎＡｌＡｓバッファ層１０３ｉ−ＩｎＧａＡｓチャネル層１０４ｉ−ＩｎＡｌＡｓスペーサ層１０５ｎ−ＩｎＡｌＡｓ電子供給層１０６ｉ−ＩｎＡｌＡｓショットキ層１０７ｎ−ＩｎＧａＡｓオーミック接触層１０８ソース電極１０９ドレイン電極１１０ゲート電極１１１半導体結晶表面内のフッ素に曝された領域１１２レジスト１１３高抵抗領域１１４絶縁膜１１５半導体結晶表面上でイオン注入された領域１１６Ｓｉ含有絶縁膜１１７活性化領域

Claims

【特許請求の範囲】

【請求項１】半導体中にフッ素原子が導入されてなる
高抵抗領域を有することを特徴とする半導体装置。
【請求項２】素子分離領域中に前記高抵抗領域を有す
る請求項１に記載の半導体装置。
【請求項３】抵抗素子領域中に前記高抵抗領域を有す
る請求項１に記載の半導体装置。
【請求項４】前記半導体が、Ｉｎ、Ｇａ、Ａｌ、Ａ
ｓ、Ｐ、Ｓｂからなる群より選ばれる少なくとも１種を
含む請求項１乃至３いずれかに記載の半導体装置。
【請求項５】半導体の所定の表面を絶縁膜で被覆する
工程と、該半導体をフッ素イオンを含む水溶液に浸漬す
る工程と、該半導体を２００℃以上１０００℃以下の温
度で加熱する工程とを含むことを特徴とする半導体の高
抵抗化方法。
【請求項６】前記フッ素イオンを含む水溶液が、フッ
酸、フッ化アンモニウム水溶液、または、フッ酸とフッ
化アンモニウム水溶液の混合溶液である請求項５に記載
の半導体の高抵抗化方法。
【請求項７】半導体の所定の表面を絶縁膜で被覆する
工程と、該半導体をフッ素イオンを含む蒸気に暴露する
工程と、該半導体を２００℃以上１０００℃以下の温度
で加熱する工程とを含むことを特徴とする半導体の高抵
抗化方法。
【請求項８】半導体の所定の表面を絶縁膜で被覆する
工程と、フッ素含有気体を含む雰囲気下で該半導体を２
００℃以上１０００℃以下の温度で加熱する工程とを含
むことを特徴とする半導体の高抵抗化方法。
【請求項９】前記フッ素含有気体が、ＣｌＦ、Ｂｒ
Ｆ、ＩＦ、ＮＦ₃、ＳＦ₆、ＣＨ_xＦ_yＣｌ_z（ｙ＝１〜
３、ｘ＋ｙ＋ｚ＝４）およびＣ₂Ｈ_xＦ_yＣｌ_z（ｙ＝１〜
５、ｘ＋ｙ＋ｚ＝６）からなる群より選ばれる少なくと
も１種を含むことを特徴とする請求項８に記載の半導体
の高抵抗化方法。
【請求項１０】半導体の所定の表面を絶縁膜で被覆す
る工程と、フッ素イオンまたはフッ素化合物を半導体中
にイオン注入する工程とを含むことを特徴とする半導体
の高抵抗化方法。
【請求項１１】フッ素イオンまたはフッ素化合物イオ
ンを集束イオンビームを用いて半導体中にイオン注入す
る工程を含むことを特徴とする半導体の高抵抗化方法。
【請求項１２】請求項５乃至１１いずれかに記載の半
導体の高抵抗化方法を２回以上繰り返して行うことを特
徴とする半導体の高抵抗化方法。
【請求項１３】前記半導体が、Ｉｎ、Ｇａ、Ａｌ、Ａ
ｓ、Ｐ、Ｓｂからなる群より選ばれる少なくとも１種を
含む請求項５乃至１２いずれかに記載の半導体の高抵抗
化方法。
【請求項１４】請求項１乃至４いずれかに記載の半導
体装置の前記高抵抗領域または請求項５乃至１３いずれ
かに記載の方法により高抵抗化された領域を低抵抗化す
る方法において、前記高抵抗領域または前記高抵抗化さ
れた領域の表面に絶縁膜を形成した後、２００℃以上１
０００℃以下の温度で加熱処理を行うことを特徴とする
半導体の低抵抗化方法。
【請求項１５】前記半導体が、Ｉｎ、Ｇａ、Ａｌ、Ａ
ｓ、Ｐ、Ｓｂからなる群より選ばれる少なくとも１種を
含む請求項１４に記載の半導体の低抵抗化方法。