JPS6332273B2 - - Google Patents
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- JPS6332273B2 JPS6332273B2 JP58082932A JP8293283A JPS6332273B2 JP S6332273 B2 JPS6332273 B2 JP S6332273B2 JP 58082932 A JP58082932 A JP 58082932A JP 8293283 A JP8293283 A JP 8293283A JP S6332273 B2 JPS6332273 B2 JP S6332273B2
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- Japan
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- semiconductor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は電界効果トランジスタの製造方法に
関するものである。
関するものである。
電界効果トランジスタとして、こゝでは砒化ガ
リウムMES型電界効果トランジスタ（以下
GaAsFETと略称する）を例に挙げて述べる。
リウムMES型電界効果トランジスタ（以下
GaAsFETと略称する）を例に挙げて述べる。
この種のGaAsFETは、一般にGaAs半導体上
に長さ１ミクロン程度のゲート電極を形成した場
合、準ミリ波帯領域での動作が可能であつて、超
高周波トランジスタ、あるいは超高速集積回路と
して注目されている。このトランジスタは、半絶
縁性GaAs基板上にｎ型GaAs半導体層をエピタ
キシヤルル成長させ、このｎ型半導体層上にシヨ
ツトキ障壁を形成するゲート電極と、その両側に
ソース、およびドレインとしてのオーミツク電極
とを設けた構造となつている。
に長さ１ミクロン程度のゲート電極を形成した場
合、準ミリ波帯領域での動作が可能であつて、超
高周波トランジスタ、あるいは超高速集積回路と
して注目されている。このトランジスタは、半絶
縁性GaAs基板上にｎ型GaAs半導体層をエピタ
キシヤルル成長させ、このｎ型半導体層上にシヨ
ツトキ障壁を形成するゲート電極と、その両側に
ソース、およびドレインとしてのオーミツク電極
とを設けた構造となつている。
こゝでこのトランジスタにあつて、スイツチン
グ時間を短縮させるためには、ゲート長を短かく
し、チヤンネル領域の電子濃度を高くして、トラ
ンジスタの相互コンダクタンスgmoを大きくする
ことが必要である。しかし乍ら、前者のゲート長
を短かくすることは、微細加工技術に限界があつ
て、0.3ミクロン以下のゲート長を得るのは困難
であるとされており、一方、後者のチヤネル領域
の電子濃度を高くすると、ゲートのシヨツトキ障
壁の降状電圧が低くなるので、この電子濃度にも
上限があつて、一般には1016〜1017cm-3の電子濃
度をもつｎ型GaAs半導体が用いられている。
グ時間を短縮させるためには、ゲート長を短かく
し、チヤンネル領域の電子濃度を高くして、トラ
ンジスタの相互コンダクタンスgmoを大きくする
ことが必要である。しかし乍ら、前者のゲート長
を短かくすることは、微細加工技術に限界があつ
て、0.3ミクロン以下のゲート長を得るのは困難
であるとされており、一方、後者のチヤネル領域
の電子濃度を高くすると、ゲートのシヨツトキ障
壁の降状電圧が低くなるので、この電子濃度にも
上限があつて、一般には1016〜1017cm-3の電子濃
度をもつｎ型GaAs半導体が用いられている。
またｎ型GaAs半導体層に直接ソース、および
ドレインのオーミツク電極を形成すると、電極の
コンタクト抵抗とソース・ゲート間の半導体層の
抵抗とに起因するソース直列抵抗Rsによつてト
ランジスタの特性が低下する。すなわち、トラン
ジスタの相互コンダクタンスgmは、真性トラン
ジスタの相互コンダクタンスgmoに対してgm＝
gmo／（１＋Rs gmo）で表わされ、大きなソー
ス直列抵抗Rsはトランジスタの相互コンダクタ
ンスgmを小さくし、最高のスイツチング時間を
長くさせることになり、特に、ソース・ゲート間
の抵抗はｎ型GaAs半導体層が薄い場合、同半導
体層の表面準位による空乏層（以下表面空乏層と
略称する）の影響によつて高抵抗になり易く、ソ
ース直列抵抗Rsの主な原因となつている。
ドレインのオーミツク電極を形成すると、電極の
コンタクト抵抗とソース・ゲート間の半導体層の
抵抗とに起因するソース直列抵抗Rsによつてト
ランジスタの特性が低下する。すなわち、トラン
ジスタの相互コンダクタンスgmは、真性トラン
ジスタの相互コンダクタンスgmoに対してgm＝
gmo／（１＋Rs gmo）で表わされ、大きなソー
ス直列抵抗Rsはトランジスタの相互コンダクタ
ンスgmを小さくし、最高のスイツチング時間を
長くさせることになり、特に、ソース・ゲート間
の抵抗はｎ型GaAs半導体層が薄い場合、同半導
体層の表面準位による空乏層（以下表面空乏層と
略称する）の影響によつて高抵抗になり易く、ソ
ース直列抵抗Rsの主な原因となつている。
第１図、および第２図ａ〜ｃに、ソース直列抵
抗Rsを小さくするための構造を採用した従来例
によるGaAsFETを示してある。
抗Rsを小さくするための構造を採用した従来例
によるGaAsFETを示してある。
第１図はリセス構造のGaAsFETであつて、こ
のGaAsFETは、まず半絶縁性基板１上にエピキ
シヤル成長、あるいはイオン注入により、充分に
厚いｎ型GaAs半導体層を形成した上で、エツチ
ングにより適当なしきい値電圧が得られるように
厚さ制御したチヤネル層２と、その両側のソース
領域４、およびドレイン領域５とを得る。ついで
チヤネル層２の上にはGaAsに対してシヨツトキ
バリア接合を形成する金属層からなるゲート電極
３を、またソース領域４、およびドレイン領域５
の上にはGaAsに対してオーミツク性接触を形成
するソース電極６、およびドレイン電極７をそれ
ぞれに設けたものである。
のGaAsFETは、まず半絶縁性基板１上にエピキ
シヤル成長、あるいはイオン注入により、充分に
厚いｎ型GaAs半導体層を形成した上で、エツチ
ングにより適当なしきい値電圧が得られるように
厚さ制御したチヤネル層２と、その両側のソース
領域４、およびドレイン領域５とを得る。ついで
チヤネル層２の上にはGaAsに対してシヨツトキ
バリア接合を形成する金属層からなるゲート電極
３を、またソース領域４、およびドレイン領域５
の上にはGaAsに対してオーミツク性接触を形成
するソース電極６、およびドレイン電極７をそれ
ぞれに設けたものである。
この第１図構造では、ソース領域４、およびド
レイン領域５がゲート電極３に近接しており、か
つ充分に厚いために、表面空乏層の影響も小さく
て、ソース直列抵抗Rsを小さくし得るのである。
しかしこの構造の場合には、ｎ型GaAs半導体層
を形成したのちに、チヤネル層２の厚さ制御のた
めの堀り込み、すなわちリセスを行なうので、ソ
ース直列抵抗Rsを小さくする目的でｎ型GaAs半
導体層を厚くすると、堀り込み量、いわゆるリセ
ス量を多くする必要があつてチヤネル層２の厚さ
制御が著るしく困難になり、かつエンハンスメン
ト型（ノーマリオフ型）FETでは、チヤネル層
の厚さが薄いので、リセスによるトランジスタの
しきい値電圧の制御が困難で高集積化に不適当で
あつた。
レイン領域５がゲート電極３に近接しており、か
つ充分に厚いために、表面空乏層の影響も小さく
て、ソース直列抵抗Rsを小さくし得るのである。
しかしこの構造の場合には、ｎ型GaAs半導体層
を形成したのちに、チヤネル層２の厚さ制御のた
めの堀り込み、すなわちリセスを行なうので、ソ
ース直列抵抗Rsを小さくする目的でｎ型GaAs半
導体層を厚くすると、堀り込み量、いわゆるリセ
ス量を多くする必要があつてチヤネル層２の厚さ
制御が著るしく困難になり、かつエンハンスメン
ト型（ノーマリオフ型）FETでは、チヤネル層
の厚さが薄いので、リセスによるトランジスタの
しきい値電圧の制御が困難で高集積化に不適当で
あつた。
また第２図ａないしｃは高い電子濃度の
n+GaAs半導体層からなるソース、ドレイン領域
をもつ構造のGaAsFETの製造工程を示してお
り、まず半絶縁性GaAs基板１上に、イオン注入
によつてチヤネル層２を形成し、かつこのチヤネ
ル層２上にゲート電極３を形成させ（第２図ａ）、
ついでこのゲート電極３をマスクにして、イオン
注入によりn+半導体層からなるソース領域８、
およびドレイン領域９を形成させ（第２図ｂ）、
さらにこれらの各領域８，９上にソース電極６、
ドレイン電極７を形成したものである（第２図
ｃ）。
n+GaAs半導体層からなるソース、ドレイン領域
をもつ構造のGaAsFETの製造工程を示してお
り、まず半絶縁性GaAs基板１上に、イオン注入
によつてチヤネル層２を形成し、かつこのチヤネ
ル層２上にゲート電極３を形成させ（第２図ａ）、
ついでこのゲート電極３をマスクにして、イオン
注入によりn+半導体層からなるソース領域８、
およびドレイン領域９を形成させ（第２図ｂ）、
さらにこれらの各領域８，９上にソース電極６、
ドレイン電極７を形成したものである（第２図
ｃ）。
この第２図ａないしｃ工程による構造では、
n+半導体層からなるソース領域８、およびドレ
イン領域９がゲート電極３に近接しており、かつ
電子濃度が充分に高いので、表面空乏層の影響も
小さくて、同様にソース直列抵抗Rsを小さくし
得るのである。しかしこの構造の場合には、n+
半導体層からなるソース領域８、およびドレイン
領域９を、ゲート電極３に近接させているため
に、アニール時の拡散などによりゲート・ソー
ス、およびゲート・ドレイン間の距離lgs、およ
びlgd（＝0.1〜0.3μｍ）の制御が困難であり、距
離lgsが長いとソース直列抵抗Rsが表面空乏層の
影響で増大し、また距離lgdが短かいとドレイン
耐圧が低下したり、ゲート・ソース間の容量が増
加して最高スイツチング時間が長くなるほどの欠
点があつた。
n+半導体層からなるソース領域８、およびドレ
イン領域９がゲート電極３に近接しており、かつ
電子濃度が充分に高いので、表面空乏層の影響も
小さくて、同様にソース直列抵抗Rsを小さくし
得るのである。しかしこの構造の場合には、n+
半導体層からなるソース領域８、およびドレイン
領域９を、ゲート電極３に近接させているため
に、アニール時の拡散などによりゲート・ソー
ス、およびゲート・ドレイン間の距離lgs、およ
びlgd（＝0.1〜0.3μｍ）の制御が困難であり、距
離lgsが長いとソース直列抵抗Rsが表面空乏層の
影響で増大し、また距離lgdが短かいとドレイン
耐圧が低下したり、ゲート・ソース間の容量が増
加して最高スイツチング時間が長くなるほどの欠
点があつた。
この発明は従来のこのような欠点に鑑み、ソー
スおよびドレイン領域を形成したのちに、これら
の各領域間をエツチングして堀り込み、この堀り
込んだ部分にイオン注入してチヤネル領域を形成
させることにより、高速、高周波で動作し、かつ
素子特性のバラツキが小さくて高集積化に適した
電界効果トランジスタを提供するものである。
スおよびドレイン領域を形成したのちに、これら
の各領域間をエツチングして堀り込み、この堀り
込んだ部分にイオン注入してチヤネル領域を形成
させることにより、高速、高周波で動作し、かつ
素子特性のバラツキが小さくて高集積化に適した
電界効果トランジスタを提供するものである。
以下、この発明方法の一実施例につき、第３図
ａないしｄ、および第４図を参照して詳細に説明
する。
ａないしｄ、および第４図を参照して詳細に説明
する。
この実施例方法では、まず第３図ａに示すよう
に、半絶縁性GaAs基板１１の所定部分に対し
て、イオン注入、例えば第４図にみられるとおり
170KeVの加速エネルギで２×1013cm-2のSiイオ
ンを注入することにより、n+半導体層からなる
ソース領域１８とドレイン領域１９とを形成し、
かつこれを例えば800℃で熱処理することにより、
このn+半導体層より熱拡散によつてチヤネル層
とほゞ同一の電子濃度もつところの、ｎ半導体層
からなる領域１４，１５を形成する。このときの
ソースおよびドレイン領域１８，１９における深
さの方向への不純物分布は第４図のようになる。
に、半絶縁性GaAs基板１１の所定部分に対し
て、イオン注入、例えば第４図にみられるとおり
170KeVの加速エネルギで２×1013cm-2のSiイオ
ンを注入することにより、n+半導体層からなる
ソース領域１８とドレイン領域１９とを形成し、
かつこれを例えば800℃で熱処理することにより、
このn+半導体層より熱拡散によつてチヤネル層
とほゞ同一の電子濃度もつところの、ｎ半導体層
からなる領域１４，１５を形成する。このときの
ソースおよびドレイン領域１８，１９における深
さの方向への不純物分布は第４図のようになる。
ついで第３図ｂに示すように、前記n+半導体
層からなるソースおよびドレイン領域１８，１９
間に挾まれた領域を、化学エツチング、あるいは
ドライエツチングにより、前記ｎ半導体層からな
る領域１４，１５の深さ以下の堀り込み量で堀り
込んだのち、第３図ｃに示すように、イオン注
入、例えば第４図にみられるとおり、50KeVの
加速エネルギで１×1012cm-2のSiイオンを注入す
ることによつてチヤネル層１２を形成する。これ
により、第４図に示すように、チヤネル層１２の
不純物分布の最大濃度となる深さを、ソースおよ
びドレイン領域１８，１９の最大濃度となる深さ
に一致させることができる。その後、ゲート電極
１３、ソース電極１６、およびドレイン電極１７
を第３図ｄに示すように形成するのである。
層からなるソースおよびドレイン領域１８，１９
間に挾まれた領域を、化学エツチング、あるいは
ドライエツチングにより、前記ｎ半導体層からな
る領域１４，１５の深さ以下の堀り込み量で堀り
込んだのち、第３図ｃに示すように、イオン注
入、例えば第４図にみられるとおり、50KeVの
加速エネルギで１×1012cm-2のSiイオンを注入す
ることによつてチヤネル層１２を形成する。これ
により、第４図に示すように、チヤネル層１２の
不純物分布の最大濃度となる深さを、ソースおよ
びドレイン領域１８，１９の最大濃度となる深さ
に一致させることができる。その後、ゲート電極
１３、ソース電極１６、およびドレイン電極１７
を第３図ｄに示すように形成するのである。
従つてこの実施例方法では、チヤネルを形成し
たのちに堀り込まないため、トランジスタのしき
い値電圧のバラツキを小さくして、高集積回路を
歩留りよく製造でき、またソース、ドレイン各領
域の形成後に堀り込みをなしてチヤネル領域を形
成するので、表面空乏層によるソース抵抗Rsを
小さくでき、しかもn+半導体層からなるソース
およびドレイン領域をあまり接近させる必要がな
いことから、ドレイン耐圧を充分に高く、かつゲ
ート、ソース間の容量を小さくし得る。またn+
半導体層からなるソースおよびドレイン領域１
８，１９とチヤネル層１２の間にｎ半導体層の領
域１４，１５を形成しているので、前記第２図で
の拡散をできるだけ抑えて、n+半導体層からな
るソースおよびドレイン領域８，９をチヤネル層
２に近接させる構造に比較して熱処理条件が大幅
に緩和され、素子特性のバラツキの小さい高集積
回路を歩留りよく製造できるのである。
たのちに堀り込まないため、トランジスタのしき
い値電圧のバラツキを小さくして、高集積回路を
歩留りよく製造でき、またソース、ドレイン各領
域の形成後に堀り込みをなしてチヤネル領域を形
成するので、表面空乏層によるソース抵抗Rsを
小さくでき、しかもn+半導体層からなるソース
およびドレイン領域をあまり接近させる必要がな
いことから、ドレイン耐圧を充分に高く、かつゲ
ート、ソース間の容量を小さくし得る。またn+
半導体層からなるソースおよびドレイン領域１
８，１９とチヤネル層１２の間にｎ半導体層の領
域１４，１５を形成しているので、前記第２図で
の拡散をできるだけ抑えて、n+半導体層からな
るソースおよびドレイン領域８，９をチヤネル層
２に近接させる構造に比較して熱処理条件が大幅
に緩和され、素子特性のバラツキの小さい高集積
回路を歩留りよく製造できるのである。
なお前記実施例では、半導体材料として、
GaAsを用いた場合について述べたが、シリコン
その他の半導体材料を用いた電界効果トランジス
タにも適用できることは勿論である。
GaAsを用いた場合について述べたが、シリコン
その他の半導体材料を用いた電界効果トランジス
タにも適用できることは勿論である。
以上詳述したようにこの発明方法いよれば、ソ
ースおよびドレイン領域の形成後に、それらソー
スおよびドレイン領域を構成する高濃度半導体層
より熱拡散によつてチヤネル層とほぼ同一の不純
物濃度をもつ半導体領域をそれぞれ形成したの
ち、その各半導体領域にまたがつてこれらの領域
を堀り込み、かつこの堀り込んだ部分にイオン注
入してチヤネル領域を形成するようにしたから、
素子特性のウエハ面内均一性を失うことなく、ソ
ース抵抗およびゲート、ソース間容量を低減でき
て、高速、高周波で動作し、かつ素子特性のバラ
ツキの小さい高集積化に適した電界効果トランジ
スタが得られる特長がある。
ースおよびドレイン領域の形成後に、それらソー
スおよびドレイン領域を構成する高濃度半導体層
より熱拡散によつてチヤネル層とほぼ同一の不純
物濃度をもつ半導体領域をそれぞれ形成したの
ち、その各半導体領域にまたがつてこれらの領域
を堀り込み、かつこの堀り込んだ部分にイオン注
入してチヤネル領域を形成するようにしたから、
素子特性のウエハ面内均一性を失うことなく、ソ
ース抵抗およびゲート、ソース間容量を低減でき
て、高速、高周波で動作し、かつ素子特性のバラ
ツキの小さい高集積化に適した電界効果トランジ
スタが得られる特長がある。
第１図は従来例によるリセス構造GaAsFETを
示す断面図、第２図ａないしｃは従来例による
n+層形成構造GaAsFETの製造工程を順次に示す
断面図、第３図ａないしｄはこの発明方法の一実
施例による製造工程を順次に示す断面図、第４図
は同上ソースおよびドレイン領域における深さ方
向への不純物分布を示す説明図である。 １１……半絶縁性GaAs基板、１２……チヤネ
ル領域、１３……ゲート電極、１４……ｎ半導体
層領域、１６および１７……ソースおよびドレイ
ン電極、１８および１９……ソースおよびドレイ
ン領域。
示す断面図、第２図ａないしｃは従来例による
n+層形成構造GaAsFETの製造工程を順次に示す
断面図、第３図ａないしｄはこの発明方法の一実
施例による製造工程を順次に示す断面図、第４図
は同上ソースおよびドレイン領域における深さ方
向への不純物分布を示す説明図である。 １１……半絶縁性GaAs基板、１２……チヤネ
ル領域、１３……ゲート電極、１４……ｎ半導体
層領域、１６および１７……ソースおよびドレイ
ン電極、１８および１９……ソースおよびドレイ
ン領域。
Claims (1)
- １ 半絶縁性半導体基板の一主面上に不純物イオ
ンを注入して高濃度の半導体層からなるソースお
よびドレイン領域を選択的に形成する工程と、こ
の基板を熱処理することにより前記各高濃度半導
体層より熱拡散によつてチヤネル層とほぼ同一の
不純物濃度をもつ半導体領域をそれぞれ形成する
工程と、この各半導体領域にまたがつてこれらの
領域間を当該半導体領域の深さ以下で堀り込む工
程と、この堀り込まれた部分にイオン注入するこ
とによりその不純物分布の最大濃度となる深さを
前記ソースおよびドレイン領域の最大濃度となる
深さに一致させてチヤネル領域を形成する工程
と、このチヤネル領域上にゲート電極を形成する
とともに、前記各ソース、ドレイン領域にそれぞ
れソース、ドレイン電極を形成する工程とを具備
することを特徴とする電界効果トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58082932A JPS59207669A (ja) | 1983-05-10 | 1983-05-10 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58082932A JPS59207669A (ja) | 1983-05-10 | 1983-05-10 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59207669A JPS59207669A (ja) | 1984-11-24 |
| JPS6332273B2 true JPS6332273B2 (ja) | 1988-06-29 |
Family
ID=13788000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58082932A Granted JPS59207669A (ja) | 1983-05-10 | 1983-05-10 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59207669A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62296566A (ja) * | 1986-06-17 | 1987-12-23 | Matsushita Electronics Corp | 電界効果トランジスタおよびその製造方法 |
| JPH081910B2 (ja) * | 1987-05-13 | 1996-01-10 | 日本電気株式会社 | 電界効果型半導体装置及びその製造方法 |
| JPH081911B2 (ja) * | 1987-06-24 | 1996-01-10 | 日本電気株式会社 | 電界効果型半導体装置及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5768077A (en) * | 1980-10-15 | 1982-04-26 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of schottky gate type field effect transistor |
-
1983
- 1983-05-10 JP JP58082932A patent/JPS59207669A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59207669A (ja) | 1984-11-24 |
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