JPH04369861A - 化合物半導体集積回路用容量素子の製造方法 - Google Patents
化合物半導体集積回路用容量素子の製造方法Info
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- JPH04369861A JPH04369861A JP3147165A JP14716591A JPH04369861A JP H04369861 A JPH04369861 A JP H04369861A JP 3147165 A JP3147165 A JP 3147165A JP 14716591 A JP14716591 A JP 14716591A JP H04369861 A JPH04369861 A JP H04369861A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、電解効果トランジスタ
特に半絶縁性ＧａＡｓ基板上に形成されたショットキー
接合を有する電界効果トランジスタ（以下、ＭＥＳＦＥ
Ｔと記す。）の集積回路に用いる金属−絶縁物−金属容
量素子の製造方法に関するものである。
特に半絶縁性ＧａＡｓ基板上に形成されたショットキー
接合を有する電界効果トランジスタ（以下、ＭＥＳＦＥ
Ｔと記す。）の集積回路に用いる金属−絶縁物−金属容
量素子の製造方法に関するものである。
【０００２】
【従来の技術】図４は従来の金属−絶縁物−金属容量素
子の断面図である。半導体装置としてはＧａＡｓを用い
たＭＥＳＦＥＴを例に説明を加える。図４において図１
、図２と等価な部分については同一の番号又は記号を用
いるものとする。図４（ａ）は、金属−絶縁物−金属容
量素子の絶縁物として層間絶縁膜４を用いた場合の断面
図を示している。半絶縁性ＧａＡｓ基板１の主面側に蒸
着により形成した第１層金属２と前記層間絶縁膜４を堆
積し、第１層金属２上の層間絶縁膜４を窓開けして第２
層金属５と第１層金属配線６を同時に蒸着し、イオンミ
リングにより容量素子を形成した構造を示している。図
４（ｂ）は、絶縁物として層間絶縁膜以外の物質を用い
た場合の容量素子の断面図である。第１層金属２を形成
した後絶縁物４、第２層金属５を順次全面蒸着し、レジ
ストをマスクとして容量素子の形状を加工し、層間絶縁
膜９を全面に堆積した後、層間絶縁膜９を窓開けして第
１層金属、第２層金属それぞれに第１層配線６、第２層
配線５’を形成し、最後に保護絶縁膜１０を堆積する構
造を示している。
子の断面図である。半導体装置としてはＧａＡｓを用い
たＭＥＳＦＥＴを例に説明を加える。図４において図１
、図２と等価な部分については同一の番号又は記号を用
いるものとする。図４（ａ）は、金属−絶縁物−金属容
量素子の絶縁物として層間絶縁膜４を用いた場合の断面
図を示している。半絶縁性ＧａＡｓ基板１の主面側に蒸
着により形成した第１層金属２と前記層間絶縁膜４を堆
積し、第１層金属２上の層間絶縁膜４を窓開けして第２
層金属５と第１層金属配線６を同時に蒸着し、イオンミ
リングにより容量素子を形成した構造を示している。図
４（ｂ）は、絶縁物として層間絶縁膜以外の物質を用い
た場合の容量素子の断面図である。第１層金属２を形成
した後絶縁物４、第２層金属５を順次全面蒸着し、レジ
ストをマスクとして容量素子の形状を加工し、層間絶縁
膜９を全面に堆積した後、層間絶縁膜９を窓開けして第
１層金属、第２層金属それぞれに第１層配線６、第２層
配線５’を形成し、最後に保護絶縁膜１０を堆積する構
造を示している。
【０００３】
【発明が解決しようとする課題】しかしながら図４（ａ
）に示した従来の金属−絶縁物−金属容量素子の製造方
法では、低い比誘電率の層間絶縁膜４をそのまま容量素
子の絶縁体として用いるため、容量素子の面積を小さく
するためには層間絶縁膜４の膜厚を低下させなくてはな
らず、層間絶縁性の低下をまねくという問題点を有して
いた。また図４（ｂ）に示すように高誘電物質を容量素
子絶縁物として用いる場合は、工程数が図４（ａ）に示
す方法に比べて多くなってしまう。また配線金属として
通常用いられているＡｕを容量素子第１層金属として用
いる場合、Ａｕ上の高誘電体の堆積はＡｕと高誘電体の
密着性の悪さによる高誘電体のはがれや絶縁膜中のグレ
インの発生による絶縁性の低下をまねくという問題点を
有していた。
）に示した従来の金属−絶縁物−金属容量素子の製造方
法では、低い比誘電率の層間絶縁膜４をそのまま容量素
子の絶縁体として用いるため、容量素子の面積を小さく
するためには層間絶縁膜４の膜厚を低下させなくてはな
らず、層間絶縁性の低下をまねくという問題点を有して
いた。また図４（ｂ）に示すように高誘電物質を容量素
子絶縁物として用いる場合は、工程数が図４（ａ）に示
す方法に比べて多くなってしまう。また配線金属として
通常用いられているＡｕを容量素子第１層金属として用
いる場合、Ａｕ上の高誘電体の堆積はＡｕと高誘電体の
密着性の悪さによる高誘電体のはがれや絶縁膜中のグレ
インの発生による絶縁性の低下をまねくという問題点を
有していた。
【０００４】本発明は、かかる点に鑑みてなされたもの
で、容量素子の絶縁物質として層間絶縁膜とは別に、層
間絶縁膜よりも高い誘電率を有するＴａまたはＴｉ系酸
化物を堆積し、前記容量素子の第１層金属としてゲート
電極と同時に作成したタングステン系高融点金属を用い
ることにより優れた半導体装置の製造方法を提供するこ
とを目的としている。
で、容量素子の絶縁物質として層間絶縁膜とは別に、層
間絶縁膜よりも高い誘電率を有するＴａまたはＴｉ系酸
化物を堆積し、前記容量素子の第１層金属としてゲート
電極と同時に作成したタングステン系高融点金属を用い
ることにより優れた半導体装置の製造方法を提供するこ
とを目的としている。
【０００５】
【課題を解決するための手段】本発明は上記課題を解決
する為、ゲート電極３と同時に形成した容量素子の第１
層金属２上に層間絶縁膜よりも高い誘電率を有する絶縁
物４、容量素子の第２層金属５を順次堆積した容量素子
構成とする。
する為、ゲート電極３と同時に形成した容量素子の第１
層金属２上に層間絶縁膜よりも高い誘電率を有する絶縁
物４、容量素子の第２層金属５を順次堆積した容量素子
構成とする。
【０００６】また、本発明は上記課題を解決する為、ゲ
ート電極３と同時に容量素子第１層金属２を形成する工
程、層間絶縁膜より高い誘電率を有する絶縁物４を堆積
し、前記絶縁物４に容量素子第１層金属へのコンタクト
ホールを形成する工程、容量素子の第２層金属５を全面
蒸着して容量素子、配線及びゲート電極を形成する工程
とを順次行う。
ート電極３と同時に容量素子第１層金属２を形成する工
程、層間絶縁膜より高い誘電率を有する絶縁物４を堆積
し、前記絶縁物４に容量素子第１層金属へのコンタクト
ホールを形成する工程、容量素子の第２層金属５を全面
蒸着して容量素子、配線及びゲート電極を形成する工程
とを順次行う。
【０００７】
【作用】本発明は上記した方法により、ＴａまたはＴｉ
系酸化物を容量素子の絶縁物質として用いるため従来の
層間絶縁膜を容量素子の絶縁物質として用いた物よりも
膜厚の自由度が大きくなり、従来より占有面積が小さい
容量素子の実現が可能である。また、容量素子の第１層
金属としてタングステン系高融点金属を用いるためゲー
ト金属と同時に形成が可能である。このため、第１層金
属としてＡｕを用いて堆積したＴａまたはＴｉ系酸化絶
縁物に比べ絶縁物膜中の堆積時のグレインの発生を抑制
する事が可能となり、膜の絶縁破壊電界を高めることが
でき、高誘電体の薄膜化が可能となる。また、ゲート電
極と同時に容量素子第１層金属を堆積するため容量素子
第２層金属の蒸着と同時にゲート抵抗低減のための低抵
抗金属蒸着を行なうことができ、その結果として工程数
を増やすことなくさらなる容量素子面積の低減化が図れ
る。
系酸化物を容量素子の絶縁物質として用いるため従来の
層間絶縁膜を容量素子の絶縁物質として用いた物よりも
膜厚の自由度が大きくなり、従来より占有面積が小さい
容量素子の実現が可能である。また、容量素子の第１層
金属としてタングステン系高融点金属を用いるためゲー
ト金属と同時に形成が可能である。このため、第１層金
属としてＡｕを用いて堆積したＴａまたはＴｉ系酸化絶
縁物に比べ絶縁物膜中の堆積時のグレインの発生を抑制
する事が可能となり、膜の絶縁破壊電界を高めることが
でき、高誘電体の薄膜化が可能となる。また、ゲート電
極と同時に容量素子第１層金属を堆積するため容量素子
第２層金属の蒸着と同時にゲート抵抗低減のための低抵
抗金属蒸着を行なうことができ、その結果として工程数
を増やすことなくさらなる容量素子面積の低減化が図れ
る。
【０００８】
【実施例】以下、図面を用いて本発明について説明する
。図１は第１の実施例によって製造した容量素子の断面
図である。１は化合物半導体基板である。２はＷ系高融
点金属により作成した容量素子第１層金属である。３は
ゲート電極であり、２及び３は同時に形成される。４は
次にその製造方法について図２を用いて説明する。図２
は、本発明の半導体装置の製造方法を示す工程断面図で
ある。図２に示した本発明の半導体装置において、図１
、図４と等価な部分については同一の参照番号を付して
示すものとする。半導体装置としてはＧａＡｓ用いたＭ
ＥＳＦＥＴを例に説明を加える。図２（ａ）は半絶縁性
ＧａＡｓ基板１の主面側に通常のスパッタリング法を用
いて全面にＷＳｉ膜を０．２μｍ堆積し、反応性イオン
エッチング法を用いてゲート電極３と容量素子の第１層
金属２を形成する工程である。図２（ｂ）は容量素子の
絶縁物としてＴａＯＸ膜をスパッタリング法により０．
１μｍ堆積し、第１層金属２端部上とゲート電極３上部
のみを残してレジストマスク８を塗布し、前記第１層金
属２端部とゲート電極３上部のみを反応性イオンエッチ
ングする工程である。図２（ｃ）は第２層金属としてＡ
ｕを全面蒸着する工程である。図２（ｄ）はレジストを
マスクにして容量素子上に第２層金属領域５と第１層配
線領域６の形状を作成しイオンミリング法により第２層
金属のＡｕを絶縁物上で除去する工程である。この時、
同時にゲート電極３上のＡｕ７もイオンミリング法によ
り加工を行い容量素子及びゲート電極の形状を完成させ
る。
。図１は第１の実施例によって製造した容量素子の断面
図である。１は化合物半導体基板である。２はＷ系高融
点金属により作成した容量素子第１層金属である。３は
ゲート電極であり、２及び３は同時に形成される。４は
次にその製造方法について図２を用いて説明する。図２
は、本発明の半導体装置の製造方法を示す工程断面図で
ある。図２に示した本発明の半導体装置において、図１
、図４と等価な部分については同一の参照番号を付して
示すものとする。半導体装置としてはＧａＡｓ用いたＭ
ＥＳＦＥＴを例に説明を加える。図２（ａ）は半絶縁性
ＧａＡｓ基板１の主面側に通常のスパッタリング法を用
いて全面にＷＳｉ膜を０．２μｍ堆積し、反応性イオン
エッチング法を用いてゲート電極３と容量素子の第１層
金属２を形成する工程である。図２（ｂ）は容量素子の
絶縁物としてＴａＯＸ膜をスパッタリング法により０．
１μｍ堆積し、第１層金属２端部上とゲート電極３上部
のみを残してレジストマスク８を塗布し、前記第１層金
属２端部とゲート電極３上部のみを反応性イオンエッチ
ングする工程である。図２（ｃ）は第２層金属としてＡ
ｕを全面蒸着する工程である。図２（ｄ）はレジストを
マスクにして容量素子上に第２層金属領域５と第１層配
線領域６の形状を作成しイオンミリング法により第２層
金属のＡｕを絶縁物上で除去する工程である。この時、
同時にゲート電極３上のＡｕ７もイオンミリング法によ
り加工を行い容量素子及びゲート電極の形状を完成させ
る。
【０００９】図２に示した本発明の半導体装置作成工程
を用いることにより、容量素子に用いる絶縁物質の比誘
電率をＳｉＮ膜の６．５からＴａＯＸの２２〜２４にす
る事ができ、かつ絶縁物膜厚を層間絶縁膜として用いて
いたＳｉＮ膜の０．２μｍから０．１μｍへと減少させ
ることにより化合物半導体集積回路の面積の多くを有し
ていた従来の容量素子の占有面積を６分の１に低減する
事が可能となった。この場合のＴａＯＸ膜の絶縁破壊臨
界電界を図３に示すが、本発明によるＴａＯＸ膜の絶縁
破壊臨界電界は約３．５ＭＶ／ｃｍと絶縁物質として良
好な特性が得られた。一方、Ａｕを第１層金属として用
いた場合のＴａＯＸの絶縁破壊臨界電界は約０．５ＭＶ
／ｃｍとなり、第１層金属としてＷＳｉを用いた効果が
現れる。また工程数の点からみても従来の層間絶縁膜以
外の高誘電物質を用いた場合に最上層の保護膜を堆積す
るまでに堆積６工程、形状加工４工程が最低必要なのに
対し、本発明では堆積４工程、形状加工３工程で済み、
本発明の効果が現われる。
を用いることにより、容量素子に用いる絶縁物質の比誘
電率をＳｉＮ膜の６．５からＴａＯＸの２２〜２４にす
る事ができ、かつ絶縁物膜厚を層間絶縁膜として用いて
いたＳｉＮ膜の０．２μｍから０．１μｍへと減少させ
ることにより化合物半導体集積回路の面積の多くを有し
ていた従来の容量素子の占有面積を６分の１に低減する
事が可能となった。この場合のＴａＯＸ膜の絶縁破壊臨
界電界を図３に示すが、本発明によるＴａＯＸ膜の絶縁
破壊臨界電界は約３．５ＭＶ／ｃｍと絶縁物質として良
好な特性が得られた。一方、Ａｕを第１層金属として用
いた場合のＴａＯＸの絶縁破壊臨界電界は約０．５ＭＶ
／ｃｍとなり、第１層金属としてＷＳｉを用いた効果が
現れる。また工程数の点からみても従来の層間絶縁膜以
外の高誘電物質を用いた場合に最上層の保護膜を堆積す
るまでに堆積６工程、形状加工４工程が最低必要なのに
対し、本発明では堆積４工程、形状加工３工程で済み、
本発明の効果が現われる。
【００１０】なお、以上の説明においてはＷＳｉについ
て説明を行ったが、ＷＳｉＮ、ＷＮについても同様の効
果が得られる。また、この容量素子絶縁物質として本実
施例ではＴａＯＸについて説明を行ったが、ＳｒＴｉＯ
Ｘについても同様であることは言うまでもない。
て説明を行ったが、ＷＳｉＮ、ＷＮについても同様の効
果が得られる。また、この容量素子絶縁物質として本実
施例ではＴａＯＸについて説明を行ったが、ＳｒＴｉＯ
Ｘについても同様であることは言うまでもない。
【００１１】
【発明の効果】以上述べてきた様に、本発明により次の
効果がもたらされる。
効果がもたらされる。
【００１２】１） 容量素子の第１層金属としてタン
グステン系高融点金属を用いることにより第１層金属を
ゲート電極形成と同時に加工が可能であり、かつゲート
電極低抵抗化の為の低抵抗金属ゲート電極上への形成と
容量素子第２層金属の形成が同時に行うことが可能とな
る。さらに第１層金属としてＡｕを用いた場合よりも絶
縁破壊電界が向上し、絶縁層の薄膜化が可能となり、容
量素子の占有面積の低減化が図れる。
グステン系高融点金属を用いることにより第１層金属を
ゲート電極形成と同時に加工が可能であり、かつゲート
電極低抵抗化の為の低抵抗金属ゲート電極上への形成と
容量素子第２層金属の形成が同時に行うことが可能とな
る。さらに第１層金属としてＡｕを用いた場合よりも絶
縁破壊電界が向上し、絶縁層の薄膜化が可能となり、容
量素子の占有面積の低減化が図れる。
【００１３】２） 容量素子絶縁膜として層間絶縁膜
として用いているＳｉＮのかわりにＴａまたはＴｉの酸
化物を用いることにより容量素子の絶縁膜厚の自由度が
増し、容量素子の占有面積の低下が可能となる。
として用いているＳｉＮのかわりにＴａまたはＴｉの酸
化物を用いることにより容量素子の絶縁膜厚の自由度が
増し、容量素子の占有面積の低下が可能となる。
【００１４】３） 以上の工程を用いることにより、
工程数を増やすことなく容量素子の占有面積の低減化が
図れる。
工程数を増やすことなく容量素子の占有面積の低減化が
図れる。
【図１】本発明の半導体装置の実施例を示す断面構造図
である。
である。
【図２】本発明の半導体装置の製造方法の実施例を示す
工程断面図である。
工程断面図である。
【図３】本発明によるＴａＯＸ膜の絶縁破壊臨界電圧の
変化を示す図である。
変化を示す図である。
【図４】従来の半導体装置を示す断面構造図である。
１ 半絶縁性ＧａＡｓ基板
２ 容量素子第１層金属
３ ゲート電極
４ 容量素子絶縁層（ＴａＯＸ）
５ 容量素子第２層金属及び配線
５’容量素子第２層配線
６ 容量素子第１層金属配線
７ ゲート金属低抵抗化金属
８ フォトレジスト
９ 層間絶縁膜
１０ 保護絶縁膜
Claims (3)
- 【請求項１】 化合物半導体基板上に化合物半導体集
積回路素子の容量素子第１層金属としてタングステン系
高融点金属を形成する工程と、前記高融点金属上に容量
素子絶縁物としてＴａまたはＴｉの酸化物により構成さ
れる絶縁膜を堆積する工程と、前記絶縁膜上に第２層金
属を有することを特徴とする化合物半導体集積回路用容
量素子の製造方法。 - 【請求項２】 化合物半導体基板上に化合物半導体集
積回路素子の容量素子第１層金属としてゲート電極と同
時に形成したタングステン系高融点金属を用いる工程と
、前記高融点金属上に容量素子絶縁物としてＴａまたは
Ｔｉの酸化物により構成される絶縁物を堆積する工程と
、前記第１層金属の１部上とゲート電極上の前記絶縁物
を除去する工程と、容量素子第２層金属として低抵抗金
属を蒸着する工程とを有することを特徴とする請求項１
記載の化合物半導体集積回路用容量素子の製造方法。 - 【請求項３】 ＴａまたはＴｉの酸化物により構成さ
れる絶縁物としてＴａＯＸまたはＳｒＴｉＯＸを使用す
ることを特徴とする請求項１または請求項２記載の化合
物半導体集積回路用容量素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3147165A JPH04369861A (ja) | 1991-06-19 | 1991-06-19 | 化合物半導体集積回路用容量素子の製造方法 |
| US07/901,296 US5227323A (en) | 1991-06-19 | 1992-06-19 | Method of manufacturing capacitor elements in an integrated circuit having a compound semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3147165A JPH04369861A (ja) | 1991-06-19 | 1991-06-19 | 化合物半導体集積回路用容量素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04369861A true JPH04369861A (ja) | 1992-12-22 |
Family
ID=15424060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3147165A Pending JPH04369861A (ja) | 1991-06-19 | 1991-06-19 | 化合物半導体集積回路用容量素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5227323A (ja) |
| JP (1) | JPH04369861A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5559359A (en) * | 1994-07-29 | 1996-09-24 | Reyes; Adolfo C. | Microwave integrated circuit passive element structure and method for reducing signal propagation losses |
| DE69517158T2 (de) * | 1994-11-30 | 2001-01-25 | Micron Technology, Inc. | Verfahren zum auftragen von wolframnitrid unter verwendung eines silicium enthaltenden gases |
| US6069051A (en) * | 1996-06-17 | 2000-05-30 | International Business Machines Corporation | Method of producing planar metal-to-metal capacitor for use in integrated circuits |
| JPH10116964A (ja) | 1996-10-09 | 1998-05-06 | Oki Electric Ind Co Ltd | 半導体装置とその製造方法およびスパッタリング装置 |
| KR100267087B1 (en) * | 1997-01-07 | 2000-10-02 | Samsung Electronics Co Ltd | Manufacturing method of capacitor device |
| US6352889B1 (en) * | 1998-01-08 | 2002-03-05 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating capacitor and method for fabricating semiconductor device |
| US6150706A (en) | 1998-02-27 | 2000-11-21 | Micron Technology, Inc. | Capacitor/antifuse structure having a barrier-layer electrode and improved barrier layer |
| US6682970B1 (en) | 1998-02-27 | 2004-01-27 | Micron Technology, Inc. | Capacitor/antifuse structure having a barrier-layer electrode and improved barrier layer |
| US7034353B2 (en) * | 1998-02-27 | 2006-04-25 | Micron Technology, Inc. | Methods for enhancing capacitors having roughened features to increase charge-storage capacity |
| JP2000286383A (ja) * | 1999-01-27 | 2000-10-13 | Seiko Epson Corp | 半導体装置およびその製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2617457B2 (ja) * | 1985-11-29 | 1997-06-04 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
| JPS6394664A (ja) * | 1986-10-08 | 1988-04-25 | Sony Corp | 半導体装置 |
| US5108941A (en) * | 1986-12-05 | 1992-04-28 | Texas Instrument Incorporated | Method of making metal-to-polysilicon capacitor |
| JPS63166256A (ja) * | 1986-12-26 | 1988-07-09 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPS6411347A (en) * | 1987-07-03 | 1989-01-13 | Rohm Co Ltd | Monolithic integrated circuit |
| JPS6419170A (en) * | 1987-07-10 | 1989-01-23 | Shinnensho System Kenkyusho | High pressure air supply device for internal combustion engine |
| DE68921091T2 (de) * | 1988-05-13 | 1995-06-14 | Xaar Ltd | Multiplexstromkreis. |
| JPH03201558A (ja) * | 1989-12-28 | 1991-09-03 | Nec Corp | Ｂｉ―ＣＭＯＳ半導体装置 |
-
1991
- 1991-06-19 JP JP3147165A patent/JPH04369861A/ja active Pending
-
1992
- 1992-06-19 US US07/901,296 patent/US5227323A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5227323A (en) | 1993-07-13 |
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