JPS60177652A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置の製造方法に関し、特に多層配線構
造の上下導電膜における導電特性を良好なもの忙した製
造方法に関するものである。

〔背景技術〕

半導体基板の主面に素子パターンを形成してなる半導体
装置では、素子−くターン密度の増大に伴なって配線層
が多層化される傾向にあり、このため少なくとも２層の
配線膜（導電膜）を層間絶縁膜を介して重畳形成すると
共罠、各配線膜は層間絶縁膜に設けたスルーホールを通
して互いに導通接続する構成としている。

ところで、この種の多層配線構造の製造方法は、下側の
配線膜を所定パターン形状に形成した上に層間絶縁膜を
形成し、この層間絶縁膜忙必要なスルーホールを穿設し
た後に上側の配線膜をスパッタ法等により形成し、この
ときスルーホールヲ通して上側配線膜の一部を下方に突
設すること忙よりスルーホールにおいて上、下の配線膜
を直接的に接続させている。

しかしながら一本発明者の検討によれば、この方法では
素子パターンの高集積化、微細化に伴なってスルーホー
ルの直径も微小化されると、上側配線膜の形成時にスパ
ッタされる金属粒子がスルーホールの内部Ｋまで入り込
み難くなり、段差部（スルーホール周囲）でのステップ
カバレジが悪化して導電抵抗の増大を生じあるいは断線
を生じる等の問題がある。また、この製造方法ではスル
ーホールに位置ずれが生じると下側配線膜のエツジ部に
スルーホールが形成される状態が生じ、前記したステッ
プカバレジが更に悪化されると共に、場合によっては眉
間絶縁膜がオーバエツチングされて半導体基板の主面の
素子がダメージを受けるという問題もある。

〔発明の目的〕

本発明の目的はスルーホールの微細化に拘らず上下の配
線膜間のコンタクトを確実なものＫすると共に上側配線
膜における断線等のステ、プヵバレジの悪化を防止し、
これにより配線構造の導電特性の向上を達成することが
できる半導体装置の製造方法を提供することにある。

本発明の前記ならびＫそのほかの目的と新規な特徴は本
明細書の記述および添付図面からあきらかになるであろ
う。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりであふ。

すなわち、眉間絶縁膜の形成前に下側配線膜上のコンタ
クト部に予め導電体の突起を立設し、その上で層間絶縁
膜と上側配線膜とを形成することにより、スルーホール
を利用したコンタクト構造における種々の不具合を防止
し、これにより導電特性の向上を達成するものである。

〔実施例１〕 第１図（Ａ）〜（Ｇｌは本発明をＭＯ８型電界効果トラ
ンジスタ（ＭＯＳＦＥＴ）の製造に適用した実施例を示
す。

先ず、同図（ＡＩのようにシリコン等の半導体基板１の
主面上にフィールド絶縁膜２とゲート絶縁膜３を形成し
、ゲート絶縁ｍ３上にはポリシリコンにてゲートを極４
を形成する。また、ゲート絶縁膜３の下側の基板１主面
にはソー２．ドレイン領域５，６を形成し、これにより
ＭＯ８型電界効果トランジスタを構成する。その上で全
面にＰＳＧ膜７を形成する。

次に、同図（Ｂｌのようにソース、ドレイン領域５゜６
に相対するゲート絶縁膜３およびＰＥＧ膜７にコンタク
トホール８，９を形成し、その上でＰＳＧ膜７上に下側
配線膜１０をアルミニウム（、ＡＡ’）のスパッタ法等
により全面に形成する。このとき、下側配線膜１０の一
部はコン−タクトホール８，９内にも設けられ、ソース
、ドレイン領域５，６に接続される。また、前記下側配
線膜１０の上にはモリブデン（Ｍｏ）膜１１を全面に形
成している。

次いで、同図（Ｃ１のようにＭＯ膜１１上にホトレジス
ト膜１２をパターニング形成してコンタクト部相当箇所
にホトレジスト膜１２を残し、続いてこれをマスクとし
て前記Ｍｏ膜１１をエツチング−４−ル。これにより、
コンタクト部の前記下側配線膜１０上にＭｏ（導電体）
の突起１１ａを形成する。そして、前記ホトレジスト膜
１２を残し′ｆｃままホトレジストとは除去剤（エツチ
ングレート）の異々る材質、例えば感光性ポリイミド膜
１３を全面に形成してこれをバターニングし、これをマ
スクとして前記下側配線膜１０を同図（ＤＩのようにパ
ターンエツチングする。これＫより、下側配線膜１０を
所定のパターン結状に形成し、前記ソース、ドレイン領
域５．６に接続された配線膜を形成する。

しかる後に、感光性ポリイミド膜１３を除去し、その上
でＳ　ｉ　Ｏ，やＰＳＧ等の層間絶、縁膜１４をＣＶＤ
法等により同図（Ｅｌのように全面に形成する。

このとき、ホトレジスト膜１２の部位では層間絶縁膜１
４は段切れ状態とされる。そして、ホトレジスト膜１２
を除去すれば、同図（Ｆｌのように所謂リフトオフ法に
よってその上の層間絶縁膜が除去され、前記Ｍｏ膜の突
起１１ｍのみが層間絶縁膜１４の上面と同一面上に露呈
される。そして、その上に上側配線膜１５をパターン形
成すれば、同図（Ｇｌのよう圧上下二層の多層配線構造
が形成され、かつ上、下の各配線膜１０．１５はＭｏ膜
の突起１１ａをコンタクトとして互に導通されることに
なる。

したがって、この製造方法によれば層間絶縁膜１４にス
ルーホールを形成することなく上、下の配線膜１０．１
５のコンタクト接続を行ない得るので、コンタクトが微
小化された場合にも断線等の不具合が生じることはなく
、良好な導電特性を得ることができる。

〔実施例２〕 第２図＋Ａ１〜（Ｆ’ｌは本発明の他の実施例を示して
おり、特にコンタクト部のみを図示し′ｒいる。図中、
第１図と同一部分には同一符号を付している。

先ず、同図（Ａｌのように下側配線膜ｌＯをＡ／膜１６
とＭｏ膜１７の二層に形成した上で、その上にＡｌｌ膜
１８を形成する。Ｍｏ模膜１’Ｎ″ｔ０００Ａ程度でよ
い。次いで、上面にホトレジスト膜１２をパターニング
形成し、これをマスクとして同図（ＢｌのようにＡＪＭ
１８をエツチングし、導電体の突起１８ａを形成する。

Ｍｏ膜１７はこのとき下１１１１１のＡｌｌ膜１６のエ
ツチングストッパとして機能する。

次いで、同図（Ｃ１のように、′感光性ポリイミド１３
をパターニング形成してこれをマスクとした上で下側配
線膜１０としてのＡｌ膜１６、Ｍｏ膜１７を所要パター
ンにエツチング形成する。そして、この感光性ポリイミ
ド１３を除去した後に同図（Ｄ＋のようにＣＶＤ法によ
り全面にＳ　ｔ　Ｏ，やＰ２Ｏ等の層間絶縁膜１４を形
成する。その後、ホトレジスト膜１２を除去してその上
の層間絶縁膜１４をリフトオフし同図（Ｅｌのように層
間絶縁膜１４の上Ｔｆｉ１と同一面位置にＡＡ’の突起
１８ａを露呈させる。しかる上で、同図（Ｆ）のように
上面に上側配線膜１５を形成すれば、ＡＪの突起１８ａ
をコンタクト部とした上、下記線膜１０．１５からなる
二層配線構造が形成される。

本例によれば、前例と同様の効果が得られるのはもとよ
り、上、下の各配線膜１０．１５を互に導通させるコン
タクト用突起１８ａをＡＪにて形成しているので　厚膜
に形成するのが困難なＭｏ膜をコンタクトに使用する前
例の方法よりも製造を容易なものにできる。

ここで、前記第１図、第２図の各実施例において、層間
絶縁膜の形成はバイアススパッタ法やエンチバック法を
利用してもよく、これらの方法を用いねばホトレジスト
膜を除去しプ（後に層間絶縁膜を形成しても第１図ｆＦ
ｉや第２図（Ｅｌの構造を構成できる。

〔効果〕 （１）下側配線膜上のコンタクト位置に予め導電体の突
起を立設し、その後に層間絶縁膜と上側配線膜を形成し
て二層の配線構造を構成しているので、層間絶縁膜にス
ルーホールを形成しこのスルーホール内に４市材を充填
してコンタクトを構成する必費がなく、特に上側配線膜
のスルーホール部位におはる断切わ、断線等の不具合を
防止して良好な導電特性の多層配線構造を得ることがで
きる。

（２）下側配線膜上に予め形成した２＃、を体の突起で
上、下の配線膜の導通をとっているので、確実な導通な
行なうことができると共に、スルーホールの形成エツチ
ングを行なう会費がないので＃導体基板の主面のエツチ
ングによる損傷を防止することができる。

（３）スルーホールを形成しないので、コンタクト部位
における平担化を向上し、上側配線膜や更にその上に形
成するパッシベーション膜の被着性を向上できる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、配線膜やコ
ンタクト用導電体としてＡｌとＭｏを使用しているが、
Ｗ、Ｔａ、Ｔ１等の他の金属であってもよく、またシリ
コンと金属とを反応させた金属シリサイドを使用しても
よい、、また、三層以上の多層配線構造にも適用できる
。更にＭＯ８型電界効果トランジスタへの適用に限られ
るものではなく、バイポーラ型トランジスタやその他の
半導体装置にも適用できる。

〔利用分野〕

以上の綬明では主として本発明者によってなされた発明
をその背景となった利用分野であるモノリシック型σ）
半導体装置に適用しｆｃ場合について説明したが、それ
に限定されるもので灯なく、ハイブリッド型の半導体装
置における多層配線構造においても同様に適用できる。

【図面の簡単な説明】

第１図ＩＡＩ〜（Ｇｌは本発明をＭＯＳ型の半導体装置
の製造に適用した実施例の製造工程断面図、第２図（Ａ
ｔ−（Ｆｌは他の実施例の要部における製造工程断面図
である。 １・・・半導体基板、２・・・フィールド絶縁膜、３・
・・ゲート絶縁膜、４・・・ゲート電極、５，６・・・
ソース。 ドレイン領域、７・・・ＰＳＧ膜、８，９・・・コンタ
クトホール、１０・・・下側配線膜、１１・・ＭｏＪＩ
＃、１１ａ・・・突起、１２・・・ホトレジスト、１３
・・・感光性ポリイミド、１４・・・層間絶縁膜、１５
・・・上側配線膜、１６−ｈｌ膜、１７・”Ｍｏ膜、１
Ｂ−ｈｌ膜、１８ａ・・・突起。 第　１　図 第　１　図 第　２　図 （Ｂ） （Ｃン

Claims (1)

1. 【特許請求の範囲】 １、層間絶縁膜を狭んで上下に設けた上側配線膜と下側
   配線膜とを層間絶縁膜を通して形成したコンタクト部を
   介して導通接続してなる多層配線構造を備える半導体装
   置の製造方法であって、前記層間絶縁膜の形成の前に下
   側配線膜上のコンタクト部位に予め導電体の突起を立設
   し、その後に層間絶縁膜と上側配線膜とを順次形成した
   ことを特徴とする半導体装置の製造方法、 ２、層間絶Ｒ膜は導電体の突起と略同−の厚さ、に形成
   １−１層間絶縁膜の上面と略同−面に前記突起が籍呈さ
   れるよう構成する特許請求の範囲第１項記載の半導体装
   置の製造方法。 ３、導電２体の突起上に形成された層間絶縁膜をリフト
   オフ法により除去してなる特許請求の範囲第１項又は第
   ２項記載の半導体装置の製造方法。