JPH10116964A - 半導体装置とその製造方法およびスパッタリング装置 - Google Patents
半導体装置とその製造方法およびスパッタリング装置Info
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Abstract
(57)【要約】
【課題】 小面積で大容量を実現できるキャパシタを効
率良く形成する。 【解決手段】 （ａ）、（Ａ）で、基板１０表面に第１
層電極メタル１１、下層電極メタル１２を形成する。次
にエッジが逆テーパー形状のレジストパターン１３を形
成する。次に基板面に対する垂直スパッタリングによ
り、開口部１３ａに第１層電極メタル１１にオーバーラ
ップした第１層誘電体１４を形成する。次に（ｂ）、
（Ｂ）で、斜めスパッタリングにより、開口部１３ａに
第１層誘電体１４と下層電極メタル１２の露出表面にオ
ーバーラップした第２層電極メタル１５を形成する。次
に（ｃ）、（Ｃ）で、異なるスパッタリング入射角で、
開口部１３ａに第２層誘電体１６、第３層電極メタル１
７を順次形成する。次に（ｄ）、（Ｄ）で、レジストパ
ターン１３を除去する。
率良く形成する。 【解決手段】 （ａ）、（Ａ）で、基板１０表面に第１
層電極メタル１１、下層電極メタル１２を形成する。次
にエッジが逆テーパー形状のレジストパターン１３を形
成する。次に基板面に対する垂直スパッタリングによ
り、開口部１３ａに第１層電極メタル１１にオーバーラ
ップした第１層誘電体１４を形成する。次に（ｂ）、
（Ｂ）で、斜めスパッタリングにより、開口部１３ａに
第１層誘電体１４と下層電極メタル１２の露出表面にオ
ーバーラップした第２層電極メタル１５を形成する。次
に（ｃ）、（Ｃ）で、異なるスパッタリング入射角で、
開口部１３ａに第２層誘電体１６、第３層電極メタル１
７を順次形成する。次に（ｄ）、（Ｄ）で、レジストパ
ターン１３を除去する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、キャパシタを有す
る半導体装置、特にＧａＡｓ基板を用いた半導体装置と
その製造方法、およびこの製造方法に好適なスパッタ装
置に関するものである。
る半導体装置、特にＧａＡｓ基板を用いた半導体装置と
その製造方法、およびこの製造方法に好適なスパッタ装
置に関するものである。
【０００２】
【従来の技術】従来このようなキャパシタとしては、２
つの電極メタルの間に誘電体材料を挟んだＭＩＭ（Meta
l-Insulator-Metal ）キャパシタやショットキー障壁容
量を利用したショットキーキャパシタ等がある。
つの電極メタルの間に誘電体材料を挟んだＭＩＭ（Meta
l-Insulator-Metal ）キャパシタやショットキー障壁容
量を利用したショットキーキャパシタ等がある。
【０００３】ＭＩＭキャパシタの容量Ｃは、ε０を真空
の誘電率、εｒを誘電体材料の比誘電率、Ｓをキャパシ
タ面積、ｄを電極間距離とすると次式で示される。
の誘電率、εｒを誘電体材料の比誘電率、Ｓをキャパシ
タ面積、ｄを電極間距離とすると次式で示される。
【０００４】Ｃ＝ε０εｒ（Ｓ／ｄ） 大容量のキャパシタを作成するには、比誘電率εｒの大
きい誘電体材料を用いる、電極間距離ｄを短縮する、あ
るいはキャパシタ面積Ｓを大きくする、という方法が考
えられるが、比誘電率εｒの大きい誘電体材料を用いる
方法は材料に制限され、また電極間距離ｄを短縮する方
法には距離の限界があるため、通常はキャパシタ面積Ｓ
を大きくする。
きい誘電体材料を用いる、電極間距離ｄを短縮する、あ
るいはキャパシタ面積Ｓを大きくする、という方法が考
えられるが、比誘電率εｒの大きい誘電体材料を用いる
方法は材料に制限され、また電極間距離ｄを短縮する方
法には距離の限界があるため、通常はキャパシタ面積Ｓ
を大きくする。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
ようにキャパシタ面積Ｓを大きくすると、チップ面積の
増大を招き、チップ単価の上昇に直結してしまうという
問題があった。
ようにキャパシタ面積Ｓを大きくすると、チップ面積の
増大を招き、チップ単価の上昇に直結してしまうという
問題があった。
【０００６】本発明は、このような従来の問題を解決す
るものであり、小面積で大容量を実現できるキャパシ
タ、およびこのキャパシタを効率良く形成することがで
きる製造方法、ならびにこの製造方法に好適なスパッタ
装置を提供することを目的とする。
るものであり、小面積で大容量を実現できるキャパシ
タ、およびこのキャパシタを効率良く形成することがで
きる製造方法、ならびにこの製造方法に好適なスパッタ
装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに本発明の請求項１記載の半導体装置の製造方法は、
半導体基板上に第１層電極メタルを形成する工程と、キ
ャパシタ形成予定領域に位置する前記第１層電極メタル
を露出するマスク層を形成し、かつ露出部に位置するこ
のマスク層の側壁を逆テーパ形状となるように形成する
工程と、前記半導体基板面に対するスパッタリング入射
角を異ならせて誘電体層、第２層電極メタルを順次形成
する工程とを有することを特徴とする。
めに本発明の請求項１記載の半導体装置の製造方法は、
半導体基板上に第１層電極メタルを形成する工程と、キ
ャパシタ形成予定領域に位置する前記第１層電極メタル
を露出するマスク層を形成し、かつ露出部に位置するこ
のマスク層の側壁を逆テーパ形状となるように形成する
工程と、前記半導体基板面に対するスパッタリング入射
角を異ならせて誘電体層、第２層電極メタルを順次形成
する工程とを有することを特徴とする。
【０００８】請求項２記載の半導体装置の製造方法は、
請求項１において、選択的に所望部の前記第１層電極メ
タルをエッチング除去する工程を含むことを特徴とす
る。
請求項１において、選択的に所望部の前記第１層電極メ
タルをエッチング除去する工程を含むことを特徴とす
る。
【０００９】請求項３記載の半導体装置の製造方法は、
半導体基板に導電領域を形成する工程と、キャパシタ形
成予定領域に位置する前記半導体基板の前記導電領域を
露出するマスク層を前記半導体基板上に形成し、かつ露
出部に位置するこのマスク層の側壁を逆テーパ形状とな
るように形成する工程と、前記半導体基板面に対するス
パッタリング入射角を異ならせて誘電体層、電極メタル
を順次形成する工程とを有することを特徴とする。
半導体基板に導電領域を形成する工程と、キャパシタ形
成予定領域に位置する前記半導体基板の前記導電領域を
露出するマスク層を前記半導体基板上に形成し、かつ露
出部に位置するこのマスク層の側壁を逆テーパ形状とな
るように形成する工程と、前記半導体基板面に対するス
パッタリング入射角を異ならせて誘電体層、電極メタル
を順次形成する工程とを有することを特徴とする。
【００１０】請求項４記載の半導体装置の製造方法は、
請求項３において、前記導電領域は、イオン注入法によ
り形成されることを特徴とする。
請求項３において、前記導電領域は、イオン注入法によ
り形成されることを特徴とする。
【００１１】請求項５記載の半導体装置の製造方法は、
請求項３において、前記導電領域は、エピタキシャル成
長法により形成されることを特徴とする。
請求項３において、前記導電領域は、エピタキシャル成
長法により形成されることを特徴とする。
【００１２】次に、本発明の請求項６記載の半導体装置
は、化合物半導体基板上にキャパシタが形成された半導
体装置であって、前記キャパシタは、第１電極層と、こ
の第１電極層上に形成された誘電体層と、この誘電体層
上に形成された第２電極層とからなることを特徴とす
る。
は、化合物半導体基板上にキャパシタが形成された半導
体装置であって、前記キャパシタは、第１電極層と、こ
の第１電極層上に形成された誘電体層と、この誘電体層
上に形成された第２電極層とからなることを特徴とす
る。
【００１３】請求項７記載の半導体装置は、化合物半導
体基板上にキャパシタが形成された半導体装置であっ
て、前記キャパシタは、第１電極層と、前記第１電極層
に挟み込まれる誘電体層と、前記誘電体層に挟み込まれ
る第２電極層とからなることを特徴とする。
体基板上にキャパシタが形成された半導体装置であっ
て、前記キャパシタは、第１電極層と、前記第１電極層
に挟み込まれる誘電体層と、前記誘電体層に挟み込まれ
る第２電極層とからなることを特徴とする。
【００１４】請求項８記載の半導体装置は、請求項６ま
たは７において、前記キャパシタは、直流成分カット用
であることを特徴とする。
たは７において、前記キャパシタは、直流成分カット用
であることを特徴とする。
【００１５】請求項９記載の半導体装置は、請求項６ま
たは７において、前記第１電極層の一端は、前記基板上
に形成される第１のトランジスタと電気的に接続され、
前記第２電極層の一端は、前記基板上に形成される第２
のトランジスタと電気的に接続されていることを特徴と
する。
たは７において、前記第１電極層の一端は、前記基板上
に形成される第１のトランジスタと電気的に接続され、
前記第２電極層の一端は、前記基板上に形成される第２
のトランジスタと電気的に接続されていることを特徴と
する。
【００１６】請求項１０記載の半導体装置は、請求項９
において、前記第１電極層の一端は、前記第１のトラン
ジスタのソース／ドレインと電気的に接続され、前記第
２電極層の一端は、前記第２のトランジスタのゲートと
電気的に接続されていることを特徴とする。
において、前記第１電極層の一端は、前記第１のトラン
ジスタのソース／ドレインと電気的に接続され、前記第
２電極層の一端は、前記第２のトランジスタのゲートと
電気的に接続されていることを特徴とする。
【００１７】請求項１１記載の半導体装置は、請求項１
０において、前記第１電極層には接地電位を印加し、前
記第２電極層には負電位を印加することを特徴とする。
０において、前記第１電極層には接地電位を印加し、前
記第２電極層には負電位を印加することを特徴とする。
【００１８】請求項１２記載の半導体装置は、請求項６
または７において、前記化合物半導体は、ＧａＡｓであ
り、前記誘電体層は、シリコン窒化膜、タンタル酸化
膜、ＢＳＴ、ＳＴＯのいずれかであることを特徴とす
る。
または７において、前記化合物半導体は、ＧａＡｓであ
り、前記誘電体層は、シリコン窒化膜、タンタル酸化
膜、ＢＳＴ、ＳＴＯのいずれかであることを特徴とす
る。
【００１９】請求項１３記載の半導体装置は、請求項６
または７において、前記電極層は、チタンと白金との２
層からなることを特徴とする。
または７において、前記電極層は、チタンと白金との２
層からなることを特徴とする。
【００２０】次に、本発明の請求項１４記載のスパッタ
リング装置は、スパッタリングチャンバ内に、ウェハが
セットされるウェハステージと、被スパッタリング材料
がセットされるターゲットステージとを設け、前記ウェ
ハステージは、固定ステージと、前記固定ステージ上に
回転自在に設けられ、前記ウェハがセットされ、ウェハ
面に対して前記ターゲットステージがなすスパッタリン
グ入射角が所望の角度となる状態に前記固定ステージに
固定される可動ウェハホルダとを有することを特徴とす
る。
リング装置は、スパッタリングチャンバ内に、ウェハが
セットされるウェハステージと、被スパッタリング材料
がセットされるターゲットステージとを設け、前記ウェ
ハステージは、固定ステージと、前記固定ステージ上に
回転自在に設けられ、前記ウェハがセットされ、ウェハ
面に対して前記ターゲットステージがなすスパッタリン
グ入射角が所望の角度となる状態に前記固定ステージに
固定される可動ウェハホルダとを有することを特徴とす
る。
【００２１】請求項１５記載のスパッタリング装置は、
請求項１３において、前記固定ステージは、上面に半球
状の凹部を有し、前記可動ウェハホルダは、前記凹部に
勘合するための半球形状を有することを特徴とする。
請求項１３において、前記固定ステージは、上面に半球
状の凹部を有し、前記可動ウェハホルダは、前記凹部に
勘合するための半球形状を有することを特徴とする。
【００２２】請求項１６記載のスパッタリング装置は、
スパッタリングチャンバ内に、ウェハがセットされるウ
ェハステージと、前記ウェハ面への入射角が互いに異な
る位置に配置された複数のターゲットステージとを設
け、前記ウェハステージと前記ターゲットステージのい
ずれかとの間に高周波電圧を印加することにより、その
ターゲットステージにセットされた被スパッタリング材
料を前記ウェハにスパッタリングすることを特徴とす
る。
スパッタリングチャンバ内に、ウェハがセットされるウ
ェハステージと、前記ウェハ面への入射角が互いに異な
る位置に配置された複数のターゲットステージとを設
け、前記ウェハステージと前記ターゲットステージのい
ずれかとの間に高周波電圧を印加することにより、その
ターゲットステージにセットされた被スパッタリング材
料を前記ウェハにスパッタリングすることを特徴とす
る。
【００２３】請求項１７記載のスパッタリング装置は、
請求項１４ないし１６のいずれかにおいて、前記スパッ
タリングチャンバを複数設けたマルチチャンバタイプと
したことを特徴とする。
請求項１４ないし１６のいずれかにおいて、前記スパッ
タリングチャンバを複数設けたマルチチャンバタイプと
したことを特徴とする。
【００２４】
第１の実施形態 図１は本発明の第１の実施形態の半導体装置の部分図で
あり、（ａ）はその回路図、（ｂ）はパターン上面図、
（ｃ）は（ｂ）のＡ−Ａ′断面図を示す。この半導体装
置は、ＧａＡｓ基板を用いたものである。
あり、（ａ）はその回路図、（ｂ）はパターン上面図、
（ｃ）は（ｂ）のＡ−Ａ′断面図を示す。この半導体装
置は、ＧａＡｓ基板を用いたものである。
【００２５】図１（ａ）に示す回路は、ＮチャネルＭＥ
Ｓ型トランジスタＴｒ１およびＴｒ２と、キャパシタＣ
１およびＣ２と、抵抗Ｒとからなる。キャパシタＣ１
は、トランジスタＴｒ１のドレイン電極とトランジスタ
Ｔｒ２のゲート電極間の直流成分カット用コンデンサと
して用いられ、またキャパシタＣ２は、トランジスタＴ
ｒ２のソース電極と接地電源間に、バイアス抵抗Ｒと並
列に設けられ、バイパスコンデンサとして用いられてい
る。
Ｓ型トランジスタＴｒ１およびＴｒ２と、キャパシタＣ
１およびＣ２と、抵抗Ｒとからなる。キャパシタＣ１
は、トランジスタＴｒ１のドレイン電極とトランジスタ
Ｔｒ２のゲート電極間の直流成分カット用コンデンサと
して用いられ、またキャパシタＣ２は、トランジスタＴ
ｒ２のソース電極と接地電源間に、バイアス抵抗Ｒと並
列に設けられ、バイパスコンデンサとして用いられてい
る。
【００２６】図１（ｂ）および（ｃ）において、トラン
ジスタＴｒ１およびＴｒ２とキャパシタＣ１およびＣ２
は、ＧａＡｓ基板１０上に形成されている。尚、もちろ
ん抵抗ＲもＧａＡｓ基板１０上に形成されているが、そ
のパターンは図示していない。キャパシタＣ１は、第１
電極１ａと第２電極２ａとの間に誘電体３ａを挟んで形
成された積層構造のＭＩＭキャパシタであり、またキャ
パシタＣ２は、第１電極１ｂと第２電極２ｂとの間に誘
電体３ｂを挟んで形成された積層構造のＭＩＭキャパシ
タである。
ジスタＴｒ１およびＴｒ２とキャパシタＣ１およびＣ２
は、ＧａＡｓ基板１０上に形成されている。尚、もちろ
ん抵抗ＲもＧａＡｓ基板１０上に形成されているが、そ
のパターンは図示していない。キャパシタＣ１は、第１
電極１ａと第２電極２ａとの間に誘電体３ａを挟んで形
成された積層構造のＭＩＭキャパシタであり、またキャ
パシタＣ２は、第１電極１ｂと第２電極２ｂとの間に誘
電体３ｂを挟んで形成された積層構造のＭＩＭキャパシ
タである。
【００２７】層間絶縁膜４には、キャパシタＣ１の第１
電極１ａに達するコンタクトホール５ａと、キャパシタ
Ｃ１の第２電極２ａに達するコンタクトホール５ｂと、
キャパシタＣ２の第１電極１ｂに達するコンタクトホー
ル５ｃと、キャパシタＣ２の第２電極２ｂに達するコン
タクトホール５ｄと、トランジスタＴｒ１のドレイン電
極６ａに達するコンタクトホール５ｅと、トランジスタ
Ｔｒ１のソース電極７ａに達するコンタクトホール５ｆ
と、トランジスタＴｒ２のゲート電極８ｂに達するコン
タクトホール５ｇとが形成されている。コンタクトホー
ル５ａと５ｅはメタル配線９ａにより結線され、コンタ
クトホール５ｂと５ｇとはメタル配線９ｂにより結線さ
れ、またコンタクトホール５ｃと５ｆとはメタル配線９
ｃにより結線され、コンタクトホール５ｄはメタル配線
９ｄにより接地電源（図示せず）に結線されている。
尚、キャパシタＣ２の断面構造は、図１（ｃ）に示すキ
ャパシタＣ１の断面構造と同様である。
電極１ａに達するコンタクトホール５ａと、キャパシタ
Ｃ１の第２電極２ａに達するコンタクトホール５ｂと、
キャパシタＣ２の第１電極１ｂに達するコンタクトホー
ル５ｃと、キャパシタＣ２の第２電極２ｂに達するコン
タクトホール５ｄと、トランジスタＴｒ１のドレイン電
極６ａに達するコンタクトホール５ｅと、トランジスタ
Ｔｒ１のソース電極７ａに達するコンタクトホール５ｆ
と、トランジスタＴｒ２のゲート電極８ｂに達するコン
タクトホール５ｇとが形成されている。コンタクトホー
ル５ａと５ｅはメタル配線９ａにより結線され、コンタ
クトホール５ｂと５ｇとはメタル配線９ｂにより結線さ
れ、またコンタクトホール５ｃと５ｆとはメタル配線９
ｃにより結線され、コンタクトホール５ｄはメタル配線
９ｄにより接地電源（図示せず）に結線されている。
尚、キャパシタＣ２の断面構造は、図１（ｃ）に示すキ
ャパシタＣ１の断面構造と同様である。
【００２８】次に、第１の実施形態におけるキャパシタ
の形成工程について説明するが、その前にこの形成工程
に用いられるスパッタリング装置について説明する。
の形成工程について説明するが、その前にこの形成工程
に用いられるスパッタリング装置について説明する。
【００２９】図２はキャパシタの形成工程において用い
られるスパッタリング装置の構成図であり、スパッタリ
ング入射角がウェハ面に対して斜めであるスパッタリン
グ（以下、斜めスパッタリングと称して、入射角がウェ
ハ面に対して垂直である通常の垂直スパッタリングと区
別する）を可能にするためのスパッタリング入射角可変
のスパッタリング装置である。図２に示すスパッタリン
グ装置は、チャンバ３１の内部に、ターゲット３２と、
ウェハシャッタ３３と、ウェハステージ３４とを有す
る。ターゲット３２は、被スパッタリング材料３２ｂが
セットされるターゲットステージ３２ａを有する。
られるスパッタリング装置の構成図であり、スパッタリ
ング入射角がウェハ面に対して斜めであるスパッタリン
グ（以下、斜めスパッタリングと称して、入射角がウェ
ハ面に対して垂直である通常の垂直スパッタリングと区
別する）を可能にするためのスパッタリング入射角可変
のスパッタリング装置である。図２に示すスパッタリン
グ装置は、チャンバ３１の内部に、ターゲット３２と、
ウェハシャッタ３３と、ウェハステージ３４とを有す
る。ターゲット３２は、被スパッタリング材料３２ｂが
セットされるターゲットステージ３２ａを有する。
【００３０】図３はウェハステージ３４の拡大構成図で
あり、（ａ）は上面図、（ｂ）は断面図を示す。図３に
おいてウェハステージ３４は、上面に半球状の凹部が形
成された固定ステージ３４ａと、固定ステージ３４ａの
凹部に勘合する半球状の可動ウェハホルダ３４ｂと、可
動ウェハホルダ３４ｂの平面部に設けられたウェハ固定
リング３４ｃとを有する。ウェハ３０はウェハ固定リン
グ３４ｃにより可動ウェハホルダ３４ｂの平面部に固定
され、可動ウェハホルダー３４ｂは、ウェハ３０に対し
てスパッタリング入射角が所望の角度となるように、固
定ピン３５を用いて固定ステージ３４ａに固定される。
あり、（ａ）は上面図、（ｂ）は断面図を示す。図３に
おいてウェハステージ３４は、上面に半球状の凹部が形
成された固定ステージ３４ａと、固定ステージ３４ａの
凹部に勘合する半球状の可動ウェハホルダ３４ｂと、可
動ウェハホルダ３４ｂの平面部に設けられたウェハ固定
リング３４ｃとを有する。ウェハ３０はウェハ固定リン
グ３４ｃにより可動ウェハホルダ３４ｂの平面部に固定
され、可動ウェハホルダー３４ｂは、ウェハ３０に対し
てスパッタリング入射角が所望の角度となるように、固
定ピン３５を用いて固定ステージ３４ａに固定される。
【００３１】図４はウェハ面に対するスパッタリング入
射角を説明する図である。図４において、ウェハ面に対
する垂直方向とスパッタリング入射方向とのなす角度を
θとし、ウェハ中心からオリエンテーションフラットＯ
Ｆへ向かう方向（ＯＦ方向と称する）とスパッタリング
入射方向とのなす角度（ＯＦ方向から半時計回りになす
角度）をφとして、このθおよびφによりスパッタリン
グ入射角を指定するものとする。図２に示すスパッタリ
ング装置においては、θは０〜９０度の範囲で可変可能
であり、またφは０〜３６０度の範囲で可変可能であ
る。
射角を説明する図である。図４において、ウェハ面に対
する垂直方向とスパッタリング入射方向とのなす角度を
θとし、ウェハ中心からオリエンテーションフラットＯ
Ｆへ向かう方向（ＯＦ方向と称する）とスパッタリング
入射方向とのなす角度（ＯＦ方向から半時計回りになす
角度）をφとして、このθおよびφによりスパッタリン
グ入射角を指定するものとする。図２に示すスパッタリ
ング装置においては、θは０〜９０度の範囲で可変可能
であり、またφは０〜３６０度の範囲で可変可能であ
る。
【００３２】図２および図３に示すスパッタリング装置
においては、ターゲットステージ３２ａに被スパッタリ
ング材料３２ｂをセットし、ウェハ固定リング３４ｃに
より可動ウェハホルダー３４ｂ上にウェハ３０をセット
し、固定ピン３５を用いて可動ウェハホルダー３４ｂを
所望の角度に固定した後、チャンバ３１内を所定の真空
度（例えば、１０-1〜１０［ｔｏｒｒ］）に真空引きし
ながら、かつチャンバ３１内に所定流量（例えば、１〜
３０［ｓｃｃｍ］）のＡｒガスを供給しながら、ターゲ
ットステージ３２ａと可動ウェハホルダー３４ｂ間に１
３．５６［ＭＨｚ］のＲＦ電圧を印加して被スパッタリ
ング材料３２ｂをウェハ３０表面に斜めスパッタリング
あるいは垂直スパッタリングする。
においては、ターゲットステージ３２ａに被スパッタリ
ング材料３２ｂをセットし、ウェハ固定リング３４ｃに
より可動ウェハホルダー３４ｂ上にウェハ３０をセット
し、固定ピン３５を用いて可動ウェハホルダー３４ｂを
所望の角度に固定した後、チャンバ３１内を所定の真空
度（例えば、１０-1〜１０［ｔｏｒｒ］）に真空引きし
ながら、かつチャンバ３１内に所定流量（例えば、１〜
３０［ｓｃｃｍ］）のＡｒガスを供給しながら、ターゲ
ットステージ３２ａと可動ウェハホルダー３４ｂ間に１
３．５６［ＭＨｚ］のＲＦ電圧を印加して被スパッタリ
ング材料３２ｂをウェハ３０表面に斜めスパッタリング
あるいは垂直スパッタリングする。
【００３３】また、図５はキャパシタの形成工程におい
て用いられる別のスパッタリング装置の構成図であり、
斜めスパッタリングを可能にするためのスパッタ入射角
可変のスパッタ装置である。図５に示すスパッタ装置
は、チャンバ３１の内部に、３つのターゲット４１〜４
３と、ウェハシャッタ３３と、ウェハステージ４４とを
有する。
て用いられる別のスパッタリング装置の構成図であり、
斜めスパッタリングを可能にするためのスパッタ入射角
可変のスパッタ装置である。図５に示すスパッタ装置
は、チャンバ３１の内部に、３つのターゲット４１〜４
３と、ウェハシャッタ３３と、ウェハステージ４４とを
有する。
【００３４】３つのターゲット４１〜４３は、それぞれ
ターゲットステージ４１ａ、４２ａ、４３ａと、ターゲ
ットシャッタ４１ｂ、４２ｂ、４３ｂとを有する。ウェ
ハ３０は、ウェハステージ４４に設けられたウェハ固定
リング４４ａによりウェハステージ４４に固定される。
また３つのターゲットステージ４１ａ〜４３ａは、スパ
ッタリング入射角θ、φ（図４参照）が互いに異なる値
となる位置に設けられている。例えば、ターゲットステ
ージ４１ａはθ＝０［度］となる位置、ターゲットステ
ージ４２ａはθ＝１０〜３０［度］、φ＝９０［度］と
なる位置、ターゲットステージ４３ａはθ＝１０〜３０
［度］、φ＝２７０［度］となる位置にそれぞれ設置さ
れている。
ターゲットステージ４１ａ、４２ａ、４３ａと、ターゲ
ットシャッタ４１ｂ、４２ｂ、４３ｂとを有する。ウェ
ハ３０は、ウェハステージ４４に設けられたウェハ固定
リング４４ａによりウェハステージ４４に固定される。
また３つのターゲットステージ４１ａ〜４３ａは、スパ
ッタリング入射角θ、φ（図４参照）が互いに異なる値
となる位置に設けられている。例えば、ターゲットステ
ージ４１ａはθ＝０［度］となる位置、ターゲットステ
ージ４２ａはθ＝１０〜３０［度］、φ＝９０［度］と
なる位置、ターゲットステージ４３ａはθ＝１０〜３０
［度］、φ＝２７０［度］となる位置にそれぞれ設置さ
れている。
【００３５】図５のスパッタ装置においては、ターゲッ
トステージ４１ａに被スパッタリング材料４１ｃを、タ
ーゲットステージ４２ａに被スパッタリング材料４２ｃ
を、またターゲットステージ４３ａに被スパッタリング
材料４３ｃをそれぞれセットし、ウェハステージ４４に
ウェハ３０をセットする。そして例えばターゲット４１
を使用するときは、ターゲットシャッタ４１ｂおよびウ
ェハシャッタ３３を開き、チャンバ３１内を所定の真空
度（例えば、１０-1〜１０［ｔｏｒｒ］）に真空引きし
ながら、かつチャンバ３１内に所定流量のＡｒガスを供
給しながら、ターゲットステージ４１ａの端子４１ｄと
ウェハステージ４４との間に１３．５６［ＭＨｚ］のＲ
Ｆ電圧を印加して被スパッタリング材料４１ｃをウェハ
３０表面に垂直スパッタリングする。このときターゲッ
トステージ４２ａおよび４３ａを正電圧に帯電させて上
記のスパッタリング物質等のイオンを引きつけないよう
にしておき、かつターゲット４１からのスパッタリング
物質が被スパッタリング材料４２ｃおよび４３ｃに付着
しないように、ターゲットシャッタ４２ｂおよび４３ｂ
を閉じておく。またターゲット４２を使用するときは、
ターゲットシャッタ４２ｂおよびウェハシャッタ３３を
開き、ターゲットステージ４１ａおよび４３ａを正電圧
に帯電させ、ターゲットシャッタ４１ｂおよび４３ｂを
閉じ、ターゲットステージ４２ａの端子４２ｄとウェハ
ステージ４４間にＲＦ電圧を印加して被スパッタリング
材料４２ｃをウェハ３０表面に斜めスパッタリングす
る。尚、必要に応じて図２または図５に示すスパッタリ
ング装置をマルチチャンバタイプとする。
トステージ４１ａに被スパッタリング材料４１ｃを、タ
ーゲットステージ４２ａに被スパッタリング材料４２ｃ
を、またターゲットステージ４３ａに被スパッタリング
材料４３ｃをそれぞれセットし、ウェハステージ４４に
ウェハ３０をセットする。そして例えばターゲット４１
を使用するときは、ターゲットシャッタ４１ｂおよびウ
ェハシャッタ３３を開き、チャンバ３１内を所定の真空
度（例えば、１０-1〜１０［ｔｏｒｒ］）に真空引きし
ながら、かつチャンバ３１内に所定流量のＡｒガスを供
給しながら、ターゲットステージ４１ａの端子４１ｄと
ウェハステージ４４との間に１３．５６［ＭＨｚ］のＲ
Ｆ電圧を印加して被スパッタリング材料４１ｃをウェハ
３０表面に垂直スパッタリングする。このときターゲッ
トステージ４２ａおよび４３ａを正電圧に帯電させて上
記のスパッタリング物質等のイオンを引きつけないよう
にしておき、かつターゲット４１からのスパッタリング
物質が被スパッタリング材料４２ｃおよび４３ｃに付着
しないように、ターゲットシャッタ４２ｂおよび４３ｂ
を閉じておく。またターゲット４２を使用するときは、
ターゲットシャッタ４２ｂおよびウェハシャッタ３３を
開き、ターゲットステージ４１ａおよび４３ａを正電圧
に帯電させ、ターゲットシャッタ４１ｂおよび４３ｂを
閉じ、ターゲットステージ４２ａの端子４２ｄとウェハ
ステージ４４間にＲＦ電圧を印加して被スパッタリング
材料４２ｃをウェハ３０表面に斜めスパッタリングす
る。尚、必要に応じて図２または図５に示すスパッタリ
ング装置をマルチチャンバタイプとする。
【００３６】図６は第１の実施形態におけるキャパシタ
の形成工程を示す図であり、（ａ）〜（ｅ）はパターン
上面図を示し、（Ａ）〜（Ｅ）はそれぞれ（ａ）〜
（ｅ）のＡ−Ａ′断面図を示す。図６に示すキャパシタ
の形成工程は、第１電極メタルおよび下層電極メタルが
形成されたＧａＡｓ基板（ＧａＡｓウェハ）上に、パタ
ーンエッジが逆テーパー形状となるフォトレジストを用
いてマスク層を形成し、スパッタリング入射角を異なら
せて、第１層誘電体、第２層電極メタル、第２層誘電
体、および第３層電極メタルを積層形成することを特徴
とする。尚、ウェハのＯＦは、（ａ）〜（ｅ）について
は下側、（Ａ）〜（Ｅ）については紙面手前側に位置す
るものとする。
の形成工程を示す図であり、（ａ）〜（ｅ）はパターン
上面図を示し、（Ａ）〜（Ｅ）はそれぞれ（ａ）〜
（ｅ）のＡ−Ａ′断面図を示す。図６に示すキャパシタ
の形成工程は、第１電極メタルおよび下層電極メタルが
形成されたＧａＡｓ基板（ＧａＡｓウェハ）上に、パタ
ーンエッジが逆テーパー形状となるフォトレジストを用
いてマスク層を形成し、スパッタリング入射角を異なら
せて、第１層誘電体、第２層電極メタル、第２層誘電
体、および第３層電極メタルを積層形成することを特徴
とする。尚、ウェハのＯＦは、（ａ）〜（ｅ）について
は下側、（Ａ）〜（Ｅ）については紙面手前側に位置す
るものとする。
【００３７】図６（ａ）および（Ａ）において、まずＧ
ａＡｓ基板（ＧａＡｓウェハ）１０表面に、電気的に分
離された第１層電極メタル１１および下層電極メタル１
２を形成する。この第１層電極メタル１１および下層電
極メタル１２は、例えば、ＧａＡｓウェハ１０の表面全
面にスパッタリング等によりメタル層を成膜し、このメ
タル層をパターニング／エッチングすることにより形成
するか、またはフォトレジストパターンを形成したＧａ
Ａｓウェハ１０表面にメタル層を成膜し、レジストパタ
ーンを溶解除去することにより形成する。ここで、Ｇａ
Ａｓウェハ１０としては、例えば不純物濃度１０14［個
／ｃｍ3 ］程度の低ドープ３インチウェハまたはノンド
ープ３インチウェハを用いる。
ａＡｓ基板（ＧａＡｓウェハ）１０表面に、電気的に分
離された第１層電極メタル１１および下層電極メタル１
２を形成する。この第１層電極メタル１１および下層電
極メタル１２は、例えば、ＧａＡｓウェハ１０の表面全
面にスパッタリング等によりメタル層を成膜し、このメ
タル層をパターニング／エッチングすることにより形成
するか、またはフォトレジストパターンを形成したＧａ
Ａｓウェハ１０表面にメタル層を成膜し、レジストパタ
ーンを溶解除去することにより形成する。ここで、Ｇａ
Ａｓウェハ１０としては、例えば不純物濃度１０14［個
／ｃｍ3 ］程度の低ドープ３インチウェハまたはノンド
ープ３インチウェハを用いる。
【００３８】次にパターンエッジが逆テーパー形状とな
るフォトレジストを用いたパターニングにより、第１電
極メタル１１形成領域と下層電極メタル１２形成領域と
を含む領域を開口部１３ａとするレジストパターン１３
（マスク層）を形成する。このときレジストパターン１
３のエッジのテーパ角はウェハ面に対して１０〜４０
［度］であることが好ましい。上記のフォトレジストと
しては、例えばネガタイプのフォトレジスト（銘柄：Ｆ
ＳＭＲ）を用いる。
るフォトレジストを用いたパターニングにより、第１電
極メタル１１形成領域と下層電極メタル１２形成領域と
を含む領域を開口部１３ａとするレジストパターン１３
（マスク層）を形成する。このときレジストパターン１
３のエッジのテーパ角はウェハ面に対して１０〜４０
［度］であることが好ましい。上記のフォトレジストと
しては、例えばネガタイプのフォトレジスト（銘柄：Ｆ
ＳＭＲ）を用いる。
【００３９】次に垂直スパッタリング（スパッタリング
入射角θ＝０［度］）により、レジストパターン１３を
形成したウェハ１０表面に所定膜厚（例えば、９０００
〜１５０００［Å］）の誘電体膜を成膜する。このとき
レジストパターン１３がマスクとなり、第１層電極メタ
ル１１（および下層電極メタル１２）にオーバーラップ
した第１層誘電体１４が形成される。
入射角θ＝０［度］）により、レジストパターン１３を
形成したウェハ１０表面に所定膜厚（例えば、９０００
〜１５０００［Å］）の誘電体膜を成膜する。このとき
レジストパターン１３がマスクとなり、第１層電極メタ
ル１１（および下層電極メタル１２）にオーバーラップ
した第１層誘電体１４が形成される。
【００４０】上記の誘電体膜としては、例えば、シリコ
ン窒化膜（ＳｉＮ）や、タンタル酸化膜（Ｔａ
2 Ο5 ）、ＢＳＴ（バリウムとストロンチウムとチタン
と酸素からなるアモルファス膜）、ＳＴＯ（ストロンチ
ウムとチタンと酸素からなるアモルファス膜）等の強誘
電体膜を用いる。尚、このとき上記の誘電体膜はレジス
トパターン１３表面にも形成される。
ン窒化膜（ＳｉＮ）や、タンタル酸化膜（Ｔａ
2 Ο5 ）、ＢＳＴ（バリウムとストロンチウムとチタン
と酸素からなるアモルファス膜）、ＳＴＯ（ストロンチ
ウムとチタンと酸素からなるアモルファス膜）等の強誘
電体膜を用いる。尚、このとき上記の誘電体膜はレジス
トパターン１３表面にも形成される。
【００４１】次に図６（ｂ）および（Ｂ）において、ス
パッタリング入射角、θ＝１０〜３０［度］、φ＝９０
［度］の斜めスパッタリングにより、メタル層を成膜す
るが、このときレジストパターン１３がマスクとなり、
開口部１３ａにおいて第２層電極メタル１５が形成され
る。この第２層電極メタル１５は、第１層誘電体１４表
面の大部分（第１層電極メタル１１側の一部表面を除い
た部分）と下層電極メタル１２の露出表面の一部分とに
オーバーラップして形成され、第１層電極メタル１１の
露出表面にはオーバーラップしない。従って、第２層電
極メタル１５は、下層電極メタル１２とはコンタクトが
とれているが、第１層電極メタル１１とは電気的に分離
されている。
パッタリング入射角、θ＝１０〜３０［度］、φ＝９０
［度］の斜めスパッタリングにより、メタル層を成膜す
るが、このときレジストパターン１３がマスクとなり、
開口部１３ａにおいて第２層電極メタル１５が形成され
る。この第２層電極メタル１５は、第１層誘電体１４表
面の大部分（第１層電極メタル１１側の一部表面を除い
た部分）と下層電極メタル１２の露出表面の一部分とに
オーバーラップして形成され、第１層電極メタル１１の
露出表面にはオーバーラップしない。従って、第２層電
極メタル１５は、下層電極メタル１２とはコンタクトが
とれているが、第１層電極メタル１１とは電気的に分離
されている。
【００４２】上記の第１層電極メタル１１、下層電極メ
タル１２、第２層電極メタル１５を形成するメタル層と
しては、例えば、チタン（Ｔｉ）と白金（Ｐｔ）の２層
メタル（以下、Ｔｉ／Ｐｔメタルと称する）を用いる。
すなわちＴｉを５００［Å］成膜し、その上にＰｔを１
０００［Å］成膜する。ここでＰｔは、平行平板キャパ
シタ電極でもあり、直上層の誘電体膜のスパッタリング
成膜時に、誘電体膜との混晶を防止するためのものでも
ある。上記のＴｉ／Ｐｔメタルの成膜においては、例え
ば、図２または図５に示すスパッタリング装置をマルチ
チャンバ仕様としたスパッタリング装置を用いる。
タル１２、第２層電極メタル１５を形成するメタル層と
しては、例えば、チタン（Ｔｉ）と白金（Ｐｔ）の２層
メタル（以下、Ｔｉ／Ｐｔメタルと称する）を用いる。
すなわちＴｉを５００［Å］成膜し、その上にＰｔを１
０００［Å］成膜する。ここでＰｔは、平行平板キャパ
シタ電極でもあり、直上層の誘電体膜のスパッタリング
成膜時に、誘電体膜との混晶を防止するためのものでも
ある。上記のＴｉ／Ｐｔメタルの成膜においては、例え
ば、図２または図５に示すスパッタリング装置をマルチ
チャンバ仕様としたスパッタリング装置を用いる。
【００４３】次に図６（ｃ）および（Ｃ）において、垂
直スパッタリングにより誘電体膜を成膜し、開口部１３
ａにおいて第２層誘電体１６を形成する。この第２層誘
電体１６は、第２層電極メタル１５表面の大部分（下層
電極１２側の一部表面を除いた部分）と第１層誘電体１
４の露出表面とにオーバーラップして形成される。この
第２層誘電体１６は、ここでは第１層誘電体１４と同じ
誘電体材料であり、同じ膜厚であるものとする。
直スパッタリングにより誘電体膜を成膜し、開口部１３
ａにおいて第２層誘電体１６を形成する。この第２層誘
電体１６は、第２層電極メタル１５表面の大部分（下層
電極１２側の一部表面を除いた部分）と第１層誘電体１
４の露出表面とにオーバーラップして形成される。この
第２層誘電体１６は、ここでは第１層誘電体１４と同じ
誘電体材料であり、同じ膜厚であるものとする。
【００４４】次にスパッタリング入射角、θ＝１０〜３
０［度］、φ＝２７０［度］の斜めスパッタリングによ
りメタル層を成膜し、開口部１３ａにおいて第３層電極
メタル１７を形成する。この第３層電極メタル１７は、
第２層誘電体１６表面の大部分と第１層電極メタル１１
の露出表面とにオーバーラップして形成され、下層電極
メタル１２および第２層電極メタルの露出表面にはオー
バーラップしない。従って、第３層電極メタル１７は、
第１層電極メタル１１とはコンタクトがとれているが、
下層電極メタル１２とは電気的に分離されている。この
第３層電極メタル１７は、第２層電極メタル１５等と同
じメタル材料であり、同じ膜厚であるものとする。
０［度］、φ＝２７０［度］の斜めスパッタリングによ
りメタル層を成膜し、開口部１３ａにおいて第３層電極
メタル１７を形成する。この第３層電極メタル１７は、
第２層誘電体１６表面の大部分と第１層電極メタル１１
の露出表面とにオーバーラップして形成され、下層電極
メタル１２および第２層電極メタルの露出表面にはオー
バーラップしない。従って、第３層電極メタル１７は、
第１層電極メタル１１とはコンタクトがとれているが、
下層電極メタル１２とは電気的に分離されている。この
第３層電極メタル１７は、第２層電極メタル１５等と同
じメタル材料であり、同じ膜厚であるものとする。
【００４５】次に図６（ｄ）および（Ｄ）において、レ
ジストパターン１３を溶解除去によりリフトオフする。
これにより、フォトレジスト１３表面に積層したメタル
層と誘電体膜も同時に除去され、第１層電極メタル１
１、下層電極メタル１２、第１層誘電体１４、第２層電
極メタル１５、第２層誘電体１６、および第３層電極メ
タル１７からなる積層構造のキャパシタが形成される。
このキャパシタを図１のキャパシタＣ１として適用する
場合には、第１層電極メタル１１と第３層電極メタル１
７とが第１電極１ａを構成し、下層電極メタル１２と第
２層電極メタル１５とが第２電極２ａを構成し、また第
１層誘電体１４と第２層誘電体１６とが誘電体３ａを構
成する。
ジストパターン１３を溶解除去によりリフトオフする。
これにより、フォトレジスト１３表面に積層したメタル
層と誘電体膜も同時に除去され、第１層電極メタル１
１、下層電極メタル１２、第１層誘電体１４、第２層電
極メタル１５、第２層誘電体１６、および第３層電極メ
タル１７からなる積層構造のキャパシタが形成される。
このキャパシタを図１のキャパシタＣ１として適用する
場合には、第１層電極メタル１１と第３層電極メタル１
７とが第１電極１ａを構成し、下層電極メタル１２と第
２層電極メタル１５とが第２電極２ａを構成し、また第
１層誘電体１４と第２層誘電体１６とが誘電体３ａを構
成する。
【００４６】次に図６（ｅ）および（Ｅ）において、プ
ラズマＣＶＤ法等により、全面に層間絶縁膜１８を成膜
する。層間絶縁膜１８としては、例えばシリコン窒化膜
（ＳｉＮ）を用いる。この層間絶縁膜１８に、第１層電
極メタル１１に達するコンタクトホール１９ａおよび下
層電極メタル１２に達するコンタクトホール１９ｂを形
成し、このコンタクトホール１９ａ、１９ｂを用いて接
続配線を行う。このキャパシタを図１のキャパシタＣ１
として適用する場合には、コンタクトホール１９ａがコ
ンタクトホール５ａに対応し、コンタクトホール１９ｂ
がコンタクトホール５ｂに対応する。
ラズマＣＶＤ法等により、全面に層間絶縁膜１８を成膜
する。層間絶縁膜１８としては、例えばシリコン窒化膜
（ＳｉＮ）を用いる。この層間絶縁膜１８に、第１層電
極メタル１１に達するコンタクトホール１９ａおよび下
層電極メタル１２に達するコンタクトホール１９ｂを形
成し、このコンタクトホール１９ａ、１９ｂを用いて接
続配線を行う。このキャパシタを図１のキャパシタＣ１
として適用する場合には、コンタクトホール１９ａがコ
ンタクトホール５ａに対応し、コンタクトホール１９ｂ
がコンタクトホール５ｂに対応する。
【００４７】このように上記第１の実施形態によれば、
キャパシタ構造を３層の電極メタルと２層の誘電体から
なる積層構造とすることにより、キャパシタ実効面積Ｓ
を増大させることができる。すなわちキャパシタのパタ
ーン占有面積に対し、キャパシタ実効面積Ｓをほぼ２倍
に増大させることができる。従って従来と同等のパター
ン占有面積でキャパシタ容量をほぼ２倍に増大させるこ
とができる。
キャパシタ構造を３層の電極メタルと２層の誘電体から
なる積層構造とすることにより、キャパシタ実効面積Ｓ
を増大させることができる。すなわちキャパシタのパタ
ーン占有面積に対し、キャパシタ実効面積Ｓをほぼ２倍
に増大させることができる。従って従来と同等のパター
ン占有面積でキャパシタ容量をほぼ２倍に増大させるこ
とができる。
【００４８】また、レジストパターン１３をマスクと
し、スパッタリング入射角を各層の成膜ごとに変えるス
パッタリングを用いるキャパシタ形成工程により、第１
層誘電体１４、第２層電極メタル１５、第２層誘電体１
６、第３層電極メタル１７の各層をスパッタリング工程
だけで順次積層形成することができ、エッチング法を用
いた場合のように、各層の形成ごとにスパッタリング／
パターニング／エッチング／レジスト除去という工程を
実施する必要がないので、工程を簡略化することがで
き、キャパシタを効率良く形成することができる。
し、スパッタリング入射角を各層の成膜ごとに変えるス
パッタリングを用いるキャパシタ形成工程により、第１
層誘電体１４、第２層電極メタル１５、第２層誘電体１
６、第３層電極メタル１７の各層をスパッタリング工程
だけで順次積層形成することができ、エッチング法を用
いた場合のように、各層の形成ごとにスパッタリング／
パターニング／エッチング／レジスト除去という工程を
実施する必要がないので、工程を簡略化することがで
き、キャパシタを効率良く形成することができる。
【００４９】また、図２または図５に示したスパッタリ
ング装置を用いることにより、任意のスパッタリング入
射角で容易に斜めスパッタリングを実施することができ
る。
ング装置を用いることにより、任意のスパッタリング入
射角で容易に斜めスパッタリングを実施することができ
る。
【００５０】尚、上記の第１の実施形態においては、キ
ャパシタの積層数が２層の場合について説明したが、積
層数はこれに限定されないことは言うまでもない。ｎ層
のキャパシタを形成すれば、キャパシタのパターン占有
面積に対し、キャパシタ実効面積Ｓをほぼｎ倍に増大さ
せることができ、従ってキャパシタ容量を従来のほぼｎ
倍とすることができる。
ャパシタの積層数が２層の場合について説明したが、積
層数はこれに限定されないことは言うまでもない。ｎ層
のキャパシタを形成すれば、キャパシタのパターン占有
面積に対し、キャパシタ実効面積Ｓをほぼｎ倍に増大さ
せることができ、従ってキャパシタ容量を従来のほぼｎ
倍とすることができる。
【００５１】また、層間絶縁膜に形成したコンタクトホ
ールをメタル配線で結線してキャパシタを外部回路（図
１のトランジスタＴｒ１、Ｔｒ２）に接続したが、第１
層電極メタル１１および下層電極メタル１２を外部回路
に接続するように形成しても良く、このようにすれば層
間絶縁膜形成後の配線工程を省略することができる。
ールをメタル配線で結線してキャパシタを外部回路（図
１のトランジスタＴｒ１、Ｔｒ２）に接続したが、第１
層電極メタル１１および下層電極メタル１２を外部回路
に接続するように形成しても良く、このようにすれば層
間絶縁膜形成後の配線工程を省略することができる。
【００５２】また、ＧａＡｓ半導体基板１０表面の第１
層電極メタル１１および下層電極メタル１２の形成予定
領域にイオン注入法またはエピタキシャル成長法により
導電領域を形成し、この導電領域を第１層電極および下
層電極としても良い。
層電極メタル１１および下層電極メタル１２の形成予定
領域にイオン注入法またはエピタキシャル成長法により
導電領域を形成し、この導電領域を第１層電極および下
層電極としても良い。
【００５３】第２の実施形態 図７は本発明の第２の実施形態の半導体装置の部分図で
あり、（ａ）はその回路図、（ｂ）はパターン上面図、
（ｃ）は（ｂ）のＡ−Ａ′断面図を示す。この半導体装
置は、ＧａＡｓ基板を用いたものである。尚、図７
（ａ）は図１（ａ）と同じである。
あり、（ａ）はその回路図、（ｂ）はパターン上面図、
（ｃ）は（ｂ）のＡ−Ａ′断面図を示す。この半導体装
置は、ＧａＡｓ基板を用いたものである。尚、図７
（ａ）は図１（ａ）と同じである。
【００５４】図７（ｂ）および（ｃ）において、トラン
ジスタＴｒ１およびＴｒ２とキャパシタＣ１およびＣ２
は、ＧａＡｓ基板６０上に形成されている。尚、もちろ
ん抵抗ＲもＧａＡｓ基板６０上に形成されているが、そ
のパターン図は示していない。キャパシタＣ１は、第１
電極５１ａと第２電極５２ａとの間に誘電体５３ａを挟
んで形成されたＭＩＭキャパシタであり、またキャパシ
タＣ２は、第１電極５１ｂと第２電極５２ｂとの間に誘
電体５３ｂを挟んで形成されたＭＩＭキャパシタであ
る。
ジスタＴｒ１およびＴｒ２とキャパシタＣ１およびＣ２
は、ＧａＡｓ基板６０上に形成されている。尚、もちろ
ん抵抗ＲもＧａＡｓ基板６０上に形成されているが、そ
のパターン図は示していない。キャパシタＣ１は、第１
電極５１ａと第２電極５２ａとの間に誘電体５３ａを挟
んで形成されたＭＩＭキャパシタであり、またキャパシ
タＣ２は、第１電極５１ｂと第２電極５２ｂとの間に誘
電体５３ｂを挟んで形成されたＭＩＭキャパシタであ
る。
【００５５】キャパシタＣ１の第１電極５１ａは、トラ
ンジスタＴｒ１のドレイン電極６ａに接続され、キャパ
シタＣ１の第２電極５２ａは、トランジスタＴｒ２のゲ
ート電極８ｂに接続されている。またキャパシタＣ２の
第１電極５１ｂは、トランジスタＴｒ１のソース電極７
ａに接続され、キャパシタＣ２の第２電極５２ｂは、接
地電源（図示せず）に接続されている。尚、キャパシタ
Ｃ２の断面構造は、図７（ｃ）に示すキャパシタＣ１の
断面構造と同様である。
ンジスタＴｒ１のドレイン電極６ａに接続され、キャパ
シタＣ１の第２電極５２ａは、トランジスタＴｒ２のゲ
ート電極８ｂに接続されている。またキャパシタＣ２の
第１電極５１ｂは、トランジスタＴｒ１のソース電極７
ａに接続され、キャパシタＣ２の第２電極５２ｂは、接
地電源（図示せず）に接続されている。尚、キャパシタ
Ｃ２の断面構造は、図７（ｃ）に示すキャパシタＣ１の
断面構造と同様である。
【００５６】ここで、キャパシタＣ１において、第１電
極５１ａに接地電位を印加し、第２電極５２ａに負電位
を印加することにより、トランジスタＴｒ１においてサ
イドゲート効果がなくなり、トランジスタの出力劣化が
なくなる。
極５１ａに接地電位を印加し、第２電極５２ａに負電位
を印加することにより、トランジスタＴｒ１においてサ
イドゲート効果がなくなり、トランジスタの出力劣化が
なくなる。
【００５７】次に、第２の実施形態におけるキャパシタ
の形成工程について説明する。尚、この形成工程におい
ても、上記第１の実施形態と同様に、図２または図５に
示す斜めスパッタリングが可能なスパッタリング装置を
用いる。
の形成工程について説明する。尚、この形成工程におい
ても、上記第１の実施形態と同様に、図２または図５に
示す斜めスパッタリングが可能なスパッタリング装置を
用いる。
【００５８】図８は本発明の第２の実施形態におけるキ
ャパシタの形成工程を示す図であり、（ａ）〜（ｃ）は
パターン上面図を示し、（Ａ）〜（Ｃ）はそれぞれ
（ａ）〜（ｃ）のＡ−Ａ′断面図を示す。図８に示すキ
ャパシタの形成工程は、パターンエッジが逆テーパー形
状となるフォトレジストを用いてマスク層を形成し、ス
パッタリング入射角を異ならせて、図７のトランジスタ
Ｔｒ１のドレイン電極６ａに接続する第１層電極メタル
が形成されたＧａＡｓ基板（ＧａＡｓウェハ）上に、第
１層誘電体、第２層電極メタル、第２層誘電体、および
第３層電極メタル、第３層誘電体を積層形成し、レジス
トパターンを除去してからさらに図７のトランジスタＴ
ｒ２のゲート電極８ａに接続する第４層電極メタルを積
層形成することを特徴とする。尚、ウェハのＯＦは、
（ａ）〜（ｃ）については下側、（Ａ）〜（Ｃ）につい
ては紙面手前側に位置するものとする。
ャパシタの形成工程を示す図であり、（ａ）〜（ｃ）は
パターン上面図を示し、（Ａ）〜（Ｃ）はそれぞれ
（ａ）〜（ｃ）のＡ−Ａ′断面図を示す。図８に示すキ
ャパシタの形成工程は、パターンエッジが逆テーパー形
状となるフォトレジストを用いてマスク層を形成し、ス
パッタリング入射角を異ならせて、図７のトランジスタ
Ｔｒ１のドレイン電極６ａに接続する第１層電極メタル
が形成されたＧａＡｓ基板（ＧａＡｓウェハ）上に、第
１層誘電体、第２層電極メタル、第２層誘電体、および
第３層電極メタル、第３層誘電体を積層形成し、レジス
トパターンを除去してからさらに図７のトランジスタＴ
ｒ２のゲート電極８ａに接続する第４層電極メタルを積
層形成することを特徴とする。尚、ウェハのＯＦは、
（ａ）〜（ｃ）については下側、（Ａ）〜（Ｃ）につい
ては紙面手前側に位置するものとする。
【００５９】図８（ａ）および（Ａ）において、まずＧ
ａＡｓ基板（ＧａＡｓウェハ）６０表面に、スパッタリ
ング／パターニング／エッチングまたはパターニング／
スパッタリング／リフトオフにより第１層電極メタル６
１を形成する。この第１層電極メタル６１は、図７のト
ランジスタＴｒ１のドレイン電極６ａに接続する（オー
バーラップする）ように形成される。ここで、ＧａＡｓ
ウェハ６０としては、例えば第１の実施形態と同じもの
を用いる。
ａＡｓ基板（ＧａＡｓウェハ）６０表面に、スパッタリ
ング／パターニング／エッチングまたはパターニング／
スパッタリング／リフトオフにより第１層電極メタル６
１を形成する。この第１層電極メタル６１は、図７のト
ランジスタＴｒ１のドレイン電極６ａに接続する（オー
バーラップする）ように形成される。ここで、ＧａＡｓ
ウェハ６０としては、例えば第１の実施形態と同じもの
を用いる。
【００６０】次にパターンエッジが逆テーパー形状とな
るフォトレジストを用いたパターニングにより、第１電
極メタル６１形成領域を部分的に含む領域を開口部６３
ａとするレジストパターン６３（マスク層）を形成す
る。このときレジストパターン６３のエッジのテーパ角
はウェハ面に対して１０〜４０度であることが好まし
い。上記のフォトレジストとしては、例えば第１の実施
形態と同じものを用いる。
るフォトレジストを用いたパターニングにより、第１電
極メタル６１形成領域を部分的に含む領域を開口部６３
ａとするレジストパターン６３（マスク層）を形成す
る。このときレジストパターン６３のエッジのテーパ角
はウェハ面に対して１０〜４０度であることが好まし
い。上記のフォトレジストとしては、例えば第１の実施
形態と同じものを用いる。
【００６１】次に垂直スパッタリング（スパッタリング
入射角θ＝０［度］）により、レジストパターン６３を
形成したウェハ６０表面に所定膜厚（例えば、９０００
〜１５０００［Å］）の誘電体膜を成膜し、開口部６３
ａにおいて第１層電極メタル６１にオーバーラップした
第１層誘電体６４を形成する。上記の誘電体膜として
は、例えば、第１の実施形態と同じものを用いる。
入射角θ＝０［度］）により、レジストパターン６３を
形成したウェハ６０表面に所定膜厚（例えば、９０００
〜１５０００［Å］）の誘電体膜を成膜し、開口部６３
ａにおいて第１層電極メタル６１にオーバーラップした
第１層誘電体６４を形成する。上記の誘電体膜として
は、例えば、第１の実施形態と同じものを用いる。
【００６２】次にスパッタリング入射角、θ＝１０〜３
０［度］、φ＝９０［度］の斜めスパッタリングによ
り、メタル層を成膜し、開口部６３ａにおいて第２層電
極メタル６５が形成される。この第２層電極メタル６５
は、第１層誘電体６４表面の大部分（第１層電極メタル
６１側の一部表面を除いた部分）にオーバーラップして
形成され、第１層電極メタル６１の露出表面にはオーバ
ーラップしない。従って、第２層電極メタル６５は、第
１層電極メタル６１とは電気的に分離されている。
０［度］、φ＝９０［度］の斜めスパッタリングによ
り、メタル層を成膜し、開口部６３ａにおいて第２層電
極メタル６５が形成される。この第２層電極メタル６５
は、第１層誘電体６４表面の大部分（第１層電極メタル
６１側の一部表面を除いた部分）にオーバーラップして
形成され、第１層電極メタル６１の露出表面にはオーバ
ーラップしない。従って、第２層電極メタル６５は、第
１層電極メタル６１とは電気的に分離されている。
【００６３】上記の第１層電極メタル６１、第２層電極
メタル６５を形成するメタル層としては、例えば、第１
の実施形態と同じＴｉ／Ｐｔメタルを用い、ＴｉとＰｔ
をそれぞれ５００［Å］／１０００［Å］の膜厚に成膜
する。
メタル６５を形成するメタル層としては、例えば、第１
の実施形態と同じＴｉ／Ｐｔメタルを用い、ＴｉとＰｔ
をそれぞれ５００［Å］／１０００［Å］の膜厚に成膜
する。
【００６４】次に垂直スパッタリングにより誘電体膜を
成膜し、開口部６３ａにおいて第２層誘電体６６を形成
する。この第２層誘電体６６は、第２層電極メタル６５
表面の大部分と第１層誘電体６４の露出表面とにオーバ
ーラップして形成される。
成膜し、開口部６３ａにおいて第２層誘電体６６を形成
する。この第２層誘電体６６は、第２層電極メタル６５
表面の大部分と第１層誘電体６４の露出表面とにオーバ
ーラップして形成される。
【００６５】次にスパッタリング入射角、θ＝１０〜３
０［度］、φ＝２７０［度］の斜めスパッタリングによ
りメタル層を成膜し、開口部６３ａにおいて第３層電極
メタル６７を形成する。この第３層電極メタル６７は、
第２層誘電体６６表面の大部分と第１層電極メタル６１
の露出表面とにオーバーラップして形成され、第２層電
極メタルの露出表面にはオーバーラップしない。さらに
垂直スパッタリングにより誘電体膜を成膜し、開口部１
３ａにおいて第３層誘電体６８を形成する。
０［度］、φ＝２７０［度］の斜めスパッタリングによ
りメタル層を成膜し、開口部６３ａにおいて第３層電極
メタル６７を形成する。この第３層電極メタル６７は、
第２層誘電体６６表面の大部分と第１層電極メタル６１
の露出表面とにオーバーラップして形成され、第２層電
極メタルの露出表面にはオーバーラップしない。さらに
垂直スパッタリングにより誘電体膜を成膜し、開口部１
３ａにおいて第３層誘電体６８を形成する。
【００６６】次に図８（ｂ）および（Ｂ）において、レ
ジストパターン６３を溶解除去によりリフトオフし、新
たに開口部６９ａを有するレジストパターン６９を形成
する。このレジストパターン６９は、第４層電極メタル
７０を形成するためのものであるとともに、第４層電極
メタル７０と図７のトランジスタＴｒ２のゲート電極８
ｂとを結線するためのものである。従って、開口部６９
ａには、トランジスタＴｒ２のゲート電極８ｂに至る領
域が含まれている。また開口部６９ａには、第２層電極
メタル６５の露出表面領域は含まれているが、第１層電
極メタル６１および第３層電極メタル６７の露出表面領
域は含まれていない。
ジストパターン６３を溶解除去によりリフトオフし、新
たに開口部６９ａを有するレジストパターン６９を形成
する。このレジストパターン６９は、第４層電極メタル
７０を形成するためのものであるとともに、第４層電極
メタル７０と図７のトランジスタＴｒ２のゲート電極８
ｂとを結線するためのものである。従って、開口部６９
ａには、トランジスタＴｒ２のゲート電極８ｂに至る領
域が含まれている。また開口部６９ａには、第２層電極
メタル６５の露出表面領域は含まれているが、第１層電
極メタル６１および第３層電極メタル６７の露出表面領
域は含まれていない。
【００６７】次に垂直スパッタリングまたは蒸着法によ
りメタル層を成膜し、開口部６９ａにおいて第４層電極
メタル７０を形成する。この第４層電極メタル７０は、
第３層誘電体６８表面の大部分と第２層電極メタル６７
の露出表面とにオーバーラップして形成され、第１層電
極メタル６１および第３層電極メタルの露出表面にはオ
ーバーラップしない。さらに第４層電極メタル７０は、
トランジスタＴｒ２のゲート電極８ｂの露出表面にオー
バーラップ（接続）している。
りメタル層を成膜し、開口部６９ａにおいて第４層電極
メタル７０を形成する。この第４層電極メタル７０は、
第３層誘電体６８表面の大部分と第２層電極メタル６７
の露出表面とにオーバーラップして形成され、第１層電
極メタル６１および第３層電極メタルの露出表面にはオ
ーバーラップしない。さらに第４層電極メタル７０は、
トランジスタＴｒ２のゲート電極８ｂの露出表面にオー
バーラップ（接続）している。
【００６８】次に図８（ｃ）および（Ｃ）において、レ
ジストパターン６９を溶解除去によりリフトオフする。
これにより、第１層電極メタル６１、第１層誘電体６
４、第２層電極メタル６５、第２層誘電体６６、第３層
電極メタル６７、第３層誘電体６８、および第４層電極
メタル７０からなる積層構造のキャパシタが形成され
る。このキャパシタを図７のキャパシタＣ１として適用
する場合には、奇数層電極メタルが第１電極５１ａを構
成し、偶数層電極メタルが第２電極５２ａを構成し、ま
た第１層〜第３層誘電体が誘電体３ａを構成する。
ジストパターン６９を溶解除去によりリフトオフする。
これにより、第１層電極メタル６１、第１層誘電体６
４、第２層電極メタル６５、第２層誘電体６６、第３層
電極メタル６７、第３層誘電体６８、および第４層電極
メタル７０からなる積層構造のキャパシタが形成され
る。このキャパシタを図７のキャパシタＣ１として適用
する場合には、奇数層電極メタルが第１電極５１ａを構
成し、偶数層電極メタルが第２電極５２ａを構成し、ま
た第１層〜第３層誘電体が誘電体３ａを構成する。
【００６９】このように上記第２の実施形態によれば、
キャパシタ構造を４層の電極メタルと３層の誘電体から
なる積層構造とすることにより、キャパシタ実効面積Ｓ
を増大させることができる。すなわちキャパシタのパタ
ーン占有面積に対し、キャパシタ実効面積Ｓをほぼ３倍
に増大させることができる。従って従来と同等のパター
ン占有面積でキャパシタ容量をほぼ３倍に増大させるこ
とができる。
キャパシタ構造を４層の電極メタルと３層の誘電体から
なる積層構造とすることにより、キャパシタ実効面積Ｓ
を増大させることができる。すなわちキャパシタのパタ
ーン占有面積に対し、キャパシタ実効面積Ｓをほぼ３倍
に増大させることができる。従って従来と同等のパター
ン占有面積でキャパシタ容量をほぼ３倍に増大させるこ
とができる。
【００７０】また、レジストパターン６３をマスクと
し、スパッタリング入射角を各層の成膜ごとに変えるス
パッタリングを用いたキャパシタ形成工程により、第１
層誘電体６４、第２層電極メタル６５、第２層誘電体６
６、第３層電極メタル６７、第３層誘電体６８の各層を
スパッタリング工程だけで順次積層形成することがで
き、エッチング法を用いた場合のように、各層の形成ご
とにスパッタリング／パターニング／エッチング／レジ
スト除去という工程を実施する必要がないので、積層形
成工程を簡略化することができ、積層構造のキャパシタ
を効率良く形成することができる。
し、スパッタリング入射角を各層の成膜ごとに変えるス
パッタリングを用いたキャパシタ形成工程により、第１
層誘電体６４、第２層電極メタル６５、第２層誘電体６
６、第３層電極メタル６７、第３層誘電体６８の各層を
スパッタリング工程だけで順次積層形成することがで
き、エッチング法を用いた場合のように、各層の形成ご
とにスパッタリング／パターニング／エッチング／レジ
スト除去という工程を実施する必要がないので、積層形
成工程を簡略化することができ、積層構造のキャパシタ
を効率良く形成することができる。
【００７１】また、第１層電極メタル６１および第４層
電極メタル７０を外部回路（図７のトランジスタＴｒ
１、Ｔｒ２）に接続するように形成することにより、層
間絶縁膜形成後の配線工程を省略することができる。
電極メタル７０を外部回路（図７のトランジスタＴｒ
１、Ｔｒ２）に接続するように形成することにより、層
間絶縁膜形成後の配線工程を省略することができる。
【００７２】また、キャパシタＣ１において、第１電極
５１ａに接地電位を印加し、第２電極５２ａに負電位を
印加することにより、トランジスタＴｒ１においてサイ
ドゲート効果がなくなり、トランジスタの出力劣化を防
止することができる。
５１ａに接地電位を印加し、第２電極５２ａに負電位を
印加することにより、トランジスタＴｒ１においてサイ
ドゲート効果がなくなり、トランジスタの出力劣化を防
止することができる。
【００７３】尚、上記第２の実施形態においては、キャ
パシタの積層数を３層としたが、積層数はこれに限定さ
れないことは言うまでもない。
パシタの積層数を３層としたが、積層数はこれに限定さ
れないことは言うまでもない。
【００７４】また、外部回路との接続を上記第１の実施
形態のように層間絶縁膜形成後に行うようにしても良
い。
形態のように層間絶縁膜形成後に行うようにしても良
い。
【００７５】また、ＧａＡｓ半導体基板６０表面の第１
層電極メタル６１の形成予定領域にイオン注入法または
エピタキシャル成長法により導電領域を形成し、この導
電領域を第１層電極としても良い。
層電極メタル６１の形成予定領域にイオン注入法または
エピタキシャル成長法により導電領域を形成し、この導
電領域を第１層電極としても良い。
【００７６】
【発明の効果】以上のように本発明の半導体装置によれ
ば、ｎ層のキャパシタを有する場合に、キャパシタ実効
面積Ｓをキャパシタのパターン占有面積に対してほぼｎ
倍に増大させることができ、従って従来と同等のパター
ン占有面積でキャパシタ容量をほぼｎ倍に増大させるこ
とができるという効果がある。
ば、ｎ層のキャパシタを有する場合に、キャパシタ実効
面積Ｓをキャパシタのパターン占有面積に対してほぼｎ
倍に増大させることができ、従って従来と同等のパター
ン占有面積でキャパシタ容量をほぼｎ倍に増大させるこ
とができるという効果がある。
【００７７】また請求項１１記載の半導体装置によれ
ば、第１電極層に接地電位を印加し、第２電極層に負電
位を印加することにより、サイドゲート効果がなくな
り、トランジスタの出力劣化を防止できるという効果が
ある。
ば、第１電極層に接地電位を印加し、第２電極層に負電
位を印加することにより、サイドゲート効果がなくな
り、トランジスタの出力劣化を防止できるという効果が
ある。
【００７８】次に、本発明の半導体装置の製造方法によ
れば、スパッタリング入射角を各層の成膜ごとに変える
スパッタリングにより、キャパシタの各層をスパッタリ
ング工程だけで順次積層形成することができ、エッチン
グ法を用いた場合のように、各層の形成ごとにスパッタ
リング／パターニング／エッチング／レジスト除去とい
う工程を実施する必要がないので、積層形成工程を簡略
化することができ、積層構造のキャパシタを効率良く形
成することができるという効果がある。
れば、スパッタリング入射角を各層の成膜ごとに変える
スパッタリングにより、キャパシタの各層をスパッタリ
ング工程だけで順次積層形成することができ、エッチン
グ法を用いた場合のように、各層の形成ごとにスパッタ
リング／パターニング／エッチング／レジスト除去とい
う工程を実施する必要がないので、積層形成工程を簡略
化することができ、積層構造のキャパシタを効率良く形
成することができるという効果がある。
【００７９】次に、本発明のスパッタリング装置によれ
ば、任意のスパッタリング入射角で容易に斜めスパッタ
リングを実施することができるという効果がある。
ば、任意のスパッタリング入射角で容易に斜めスパッタ
リングを実施することができるという効果がある。
【図１】本発明の第１の実施形態の半導体装置の部分図
であり、（ａ）はその回路図、（ｂ）はパターン上面
図、（ｃ）は（ｂ）のＡ−Ａ′断面図を示す。
であり、（ａ）はその回路図、（ｂ）はパターン上面
図、（ｃ）は（ｂ）のＡ−Ａ′断面図を示す。
【図２】本発明のキャパシタの形成工程において用いら
れるスパッタリング装置の構成図である。
れるスパッタリング装置の構成図である。
【図３】図２に示すスパッタリング装置におけるウェハ
ステージの拡大構成図であり、（ａ）は上面図、（ｂ）
は断面図を示す。
ステージの拡大構成図であり、（ａ）は上面図、（ｂ）
は断面図を示す。
【図４】ウェハに対するスパッタリング入射角の表記方
法の説明図である。
法の説明図である。
【図５】本発明のキャパシタの形成工程において用いら
れる別のスパッタリング装置の構成図である。
れる別のスパッタリング装置の構成図である。
【図６】本発明の第１の実施形態におけるキャパシタの
形成工程を示す図であり、（ａ）〜（ｅ）はパターン上
面図を示し、（Ａ）〜（Ｅ）はそれぞれ（ａ）〜（ｅ）
のＡ−Ａ′断面図を示す。
形成工程を示す図であり、（ａ）〜（ｅ）はパターン上
面図を示し、（Ａ）〜（Ｅ）はそれぞれ（ａ）〜（ｅ）
のＡ−Ａ′断面図を示す。
【図７】本発明の第２の実施形態の半導体装置の部分図
であり、（ａ）はその回路図、（ｂ）はパターン上面
図、（ｃ）は（ｂ）のＡ−Ａ′断面図を示す。
であり、（ａ）はその回路図、（ｂ）はパターン上面
図、（ｃ）は（ｂ）のＡ−Ａ′断面図を示す。
【図８】本発明の第１の実施形態におけるキャパシタの
形成工程を示す図であり、（ａ）〜（ｃ）はパターン上
面図を示し、（Ａ）〜（Ｃ）はそれぞれ（ａ）〜（ｃ）
のＡ−Ａ′断面図を示す。
形成工程を示す図であり、（ａ）〜（ｃ）はパターン上
面図を示し、（Ａ）〜（Ｃ）はそれぞれ（ａ）〜（ｃ）
のＡ−Ａ′断面図を示す。
１ａ、１ｂ、５１ａ、５１ｂ 第１電極、２ａ、２ｂ、
５２ａ、５２ｂ 第２電極、３ａ、３ｂ、５３ａ、５３
ｂ 誘電体、４、１８ 層間絶縁膜、５ａ〜５ｇ コン
タクトホール、６ａ、６ｂ ドレイン電極、７ａ、７ｂ
ソース電極、８ａ、８ｂ ゲート電極、９ａ〜９ｄ
メタル配線、１０、６０ ＧａＡｓ半導体基板、１１、
６１ 第１層電極メタル、１２ 下層電極メタル、１
３、６３、６９ レジストパターン、１３ａ、６３ａ、
６９ａ 開口部、１４、６４ 第１層誘電体、１５、６
５ 第２層電極メタル、１６、６６ 第２層誘電体、１
７、６７ 第３層電極メタル、３０ ウェハ、３１ ス
パッタリングチャンバ、３２、４１、４２、４３ ター
ゲット、３２ａ、４１ａ、４２ａ、４３ａ ターゲット
ステージ、３２ｂ、４１ｃ、４２ｃ、４３ｃ 被スパッ
タリング材料、３３ウェハシャッタ、３４ ウェハステ
ージ、３４ａ 固定ステージ、３４ｂ 可動ウェハホル
ダー、３４ｃ、４４ａ ウェハ固定リング、３５ 固定
ピン、４１ｂ、４２ｂ、４３ｂ ターゲットシャッタ、
４１ｄ、４２ｄ、４３ｄ 端子、６８第４層誘電体、７
０ 第４層電極メタル
５２ａ、５２ｂ 第２電極、３ａ、３ｂ、５３ａ、５３
ｂ 誘電体、４、１８ 層間絶縁膜、５ａ〜５ｇ コン
タクトホール、６ａ、６ｂ ドレイン電極、７ａ、７ｂ
ソース電極、８ａ、８ｂ ゲート電極、９ａ〜９ｄ
メタル配線、１０、６０ ＧａＡｓ半導体基板、１１、
６１ 第１層電極メタル、１２ 下層電極メタル、１
３、６３、６９ レジストパターン、１３ａ、６３ａ、
６９ａ 開口部、１４、６４ 第１層誘電体、１５、６
５ 第２層電極メタル、１６、６６ 第２層誘電体、１
７、６７ 第３層電極メタル、３０ ウェハ、３１ ス
パッタリングチャンバ、３２、４１、４２、４３ ター
ゲット、３２ａ、４１ａ、４２ａ、４３ａ ターゲット
ステージ、３２ｂ、４１ｃ、４２ｃ、４３ｃ 被スパッ
タリング材料、３３ウェハシャッタ、３４ ウェハステ
ージ、３４ａ 固定ステージ、３４ｂ 可動ウェハホル
ダー、３４ｃ、４４ａ ウェハ固定リング、３５ 固定
ピン、４１ｂ、４２ｂ、４３ｂ ターゲットシャッタ、
４１ｄ、４２ｄ、４３ｄ 端子、６８第４層誘電体、７
０ 第４層電極メタル
Claims (17)
- 【請求項１】 半導体基板上に第１層電極メタルを形成
する工程と、 キャパシタ形成予定領域に位置する前記第１層電極メタ
ルを露出するマスク層を形成し、かつ露出部に位置する
このマスク層の側壁を逆テーパ形状となるように形成す
る工程と、 前記半導体基板面に対するスパッタリング入射角を異な
らせて誘電体層、第２層電極メタルを順次形成する工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項２】 選択的に所望部の前記第１層電極メタル
をエッチング除去する工程を含むことを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項３】 半導体基板に導電領域を形成する工程
と、 キャパシタ形成予定領域に位置する前記半導体基板の前
記導電領域を露出するマスク層を前記半導体基板上に形
成し、かつ露出部に位置するこのマスク層の側壁を逆テ
ーパ形状となるように形成する工程と、 前記半導体基板面に対するスパッタリング入射角を異な
らせて誘電体層、電極メタルを順次形成する工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項４】 前記導電領域は、 イオン注入法により形成されることを特徴とする請求項
３記載の半導体装置の製造方法。 - 【請求項５】 前記導電領域は、 エピタキシャル成長法により形成されることを特徴とす
る請求項３記載の半導体装置の製造方法。 - 【請求項６】 化合物半導体基板上にキャパシタが形成
された半導体装置であって、 前記キャパシタは、 第１電極層と、 この第１電極層上に形成された誘電体層と、 この誘電体層上に形成された第２電極層とからなること
を特徴とする半導体装置。 - 【請求項７】 化合物半導体基板上にキャパシタが形成
された半導体装置であって、 前記キャパシタは、 第１電極層と、 前記第１電極層に挟み込まれる誘電体層と、 前記誘電体層に挟み込まれる第２電極層とからなること
を特徴とする半導体装置。 - 【請求項８】 前記キャパシタは、 直流成分カット用であることを特徴とする請求項６また
は７に記載の半導体装置。 - 【請求項９】 前記第１電極層の一端は、 前記基板上に形成される第１のトランジスタと電気的に
接続され、 前記第２電極層の一端は、 前記基板上に形成される第２のトランジスタと電気的に
接続されていることを特徴とする請求項６または７に記
載の半導体装置。 - 【請求項１０】 前記第１電極層の一端は、 前記第１のトランジスタのソース／ドレインと電気的に
接続され、 前記第２電極層の一端は、 前記第２のトランジスタのゲートと電気的に接続されて
いることを特徴とする請求項９記載の半導体装置。 - 【請求項１１】 前記第１電極層には接地電位を印加
し、前記第２電極層には負電位を印加すること特徴とす
る請求項１０記載の半導体装置。 - 【請求項１２】 前記化合物半導体は、 ＧａＡｓであり、 前記誘電体層は、 シリコン窒化膜、タンタル酸化膜、ＢＳＴ、ＳＴＯのい
ずれかであることを特徴とする請求項６または７に記載
の半導体装置。 - 【請求項１３】 前記電極層は、 チタンと白金との２層からなることを特徴とする請求項
６または７に記載の半導体装置。 - 【請求項１４】 スパッタリングチャンバ内に、 ウェハがセットされるウェハステージと、 被スパッタリング材料がセットされるターゲットステー
ジとを設け、 前記ウェハステージは、 固定ステージと、 前記固定ステージ上に回転自在に設けられ、前記ウェハ
がセットされ、ウェハ面に対して前記ターゲットステー
ジがなすスパッタリング入射角が所望の角度となる状態
に前記固定ステージに固定される可動ウェハホルダとを
有することを特徴とするスパッタリング装置。 - 【請求項１５】 前記固定ステージは、上面に半球状の
凹部を有し、 前記可動ウェハホルダは、前記凹部に勘合するための半
球形状を有することを特徴とする請求項１４記載のスパ
ッタリング装置。 - 【請求項１６】 スパッタリングチャンバ内に、 ウェハがセットされるウェハステージと、 前記ウェハ面への入射角が互いに異なる位置に配置され
た複数のターゲットステージとを設け、 前記ウェハステージと前記ターゲットステージのいずれ
かとの間に高周波電圧を印加することにより、そのター
ゲットステージにセットされた被スパッタリング材料を
前記ウェハにスパッタリングすることを特徴とするスパ
ッタリング装置。 - 【請求項１７】 前記スパッタリングチャンバを複数設
けたマルチチャンバタイプとしたことを特徴とする請求
項１４ないし１６のいずれかに記載のスパッタリング装
置。
Priority Applications (7)
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|---|---|---|---|
| JP8268151A JPH10116964A (ja) | 1996-10-09 | 1996-10-09 | 半導体装置とその製造方法およびスパッタリング装置 |
| US08/800,219 US5903023A (en) | 1996-10-09 | 1997-02-12 | Semiconductor device, method of fabricating the same, and sputtering apparatus |
| EP97102412A EP0836224A3 (en) | 1996-10-09 | 1997-02-14 | Method of manufacturing a high capacitance capacitor using sputtering |
| KR1019970018767A KR19980032122A (ko) | 1996-10-09 | 1997-05-15 | 반도체 장치와 그 제조 방법 및 스퍼터링 장치 |
| US09/321,200 US6207499B1 (en) | 1996-10-09 | 1999-05-27 | Semiconductor device, method of fabricating the same, and sputtering apparatus |
| US09/767,265 US20010027020A1 (en) | 1996-10-09 | 2001-01-23 | Semiconductor device, method of fabricating the same, and sputtering apparatus |
| US10/278,988 US20030089602A1 (en) | 1996-10-09 | 2002-10-24 | Semiconductor device, method of fabricating the same, and supttering apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8268151A JPH10116964A (ja) | 1996-10-09 | 1996-10-09 | 半導体装置とその製造方法およびスパッタリング装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10116964A true JPH10116964A (ja) | 1998-05-06 |
Family
ID=17454611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8268151A Pending JPH10116964A (ja) | 1996-10-09 | 1996-10-09 | 半導体装置とその製造方法およびスパッタリング装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (4) | US5903023A (ja) |
| EP (1) | EP0836224A3 (ja) |
| JP (1) | JPH10116964A (ja) |
| KR (1) | KR19980032122A (ja) |
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- 2002-10-24 US US10/278,988 patent/US20030089602A1/en not_active Abandoned
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