JPH04369924A - 半導体装置の出力回路 - Google Patents
半導体装置の出力回路Info
- Publication number
- JPH04369924A JPH04369924A JP3174510A JP17451091A JPH04369924A JP H04369924 A JPH04369924 A JP H04369924A JP 3174510 A JP3174510 A JP 3174510A JP 17451091 A JP17451091 A JP 17451091A JP H04369924 A JPH04369924 A JP H04369924A
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- JP
- Japan
- Prior art keywords
- output
- level
- channel transistor
- circuit
- semiconductor device
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の出力回
路に関し、特にその電源ノイズ対策を施したものに関す
るものである。
路に関し、特にその電源ノイズ対策を施したものに関す
るものである。
【０００２】
【従来の技術】図３に従来の半導体装置の出力回路を示
す。図において、１は第１のＮＯＴ回路、２は第２のＮ
ＯＴ回路、３はＮＯＴ回路１からの出力をゲート入力と
し、ドレインが電源（以後、ＶＣＣと呼ぶ），ソースが
出力端子（以後Ｑと呼ぶ）に接続された第１のＮチャネ
ルトランジスタ、４はＮＯＴ回路２からの出力をゲート
入力とし、ドレインがグランド（以後、ＶＳＳと呼ぶ）
，ソースがＱに接続された第２のＮチャネルトランジス
タである。
す。図において、１は第１のＮＯＴ回路、２は第２のＮ
ＯＴ回路、３はＮＯＴ回路１からの出力をゲート入力と
し、ドレインが電源（以後、ＶＣＣと呼ぶ），ソースが
出力端子（以後Ｑと呼ぶ）に接続された第１のＮチャネ
ルトランジスタ、４はＮＯＴ回路２からの出力をゲート
入力とし、ドレインがグランド（以後、ＶＳＳと呼ぶ）
，ソースがＱに接続された第２のＮチャネルトランジス
タである。
【０００３】従来の半導体装置の出力回路は上記のよう
に構成されており、ロウを出力する場合には、ＮＯＴ回
路１の入力をハイにしＮＯＴ回路２の入力をロウにする
ことにより、Ｎチャネルトランジスタ３をオフ、Ｎチャ
ネルトランジスタ４をオンさせることにより行なう。
に構成されており、ロウを出力する場合には、ＮＯＴ回
路１の入力をハイにしＮＯＴ回路２の入力をロウにする
ことにより、Ｎチャネルトランジスタ３をオフ、Ｎチャ
ネルトランジスタ４をオンさせることにより行なう。
【０００４】次に、ハイを出力する場合にはＮＯＴ回路
１の入力をロウ、ＮＯＴ回路２の入力をハイとすること
により、Ｎチャネルトランジスタ３をオン、Ｎチャネル
トランジスタ４をオフさせることにより行なう。
１の入力をロウ、ＮＯＴ回路２の入力をハイとすること
により、Ｎチャネルトランジスタ３をオン、Ｎチャネル
トランジスタ４をオフさせることにより行なう。
【０００５】従って、ハイレベル出力時の立ち上がり時
間は、Ｎチャネルトランジスタ４によってのみ決定され
る。
間は、Ｎチャネルトランジスタ４によってのみ決定され
る。
【０００６】
【発明が解決しようとする課題】上記のような従来の半
導体装置の出力回路においては、ハイレベル出力の際に
、立ち上がりが早いと、ノイズが大きくなって、図４に
示すようにＶＣＣが局所的に低下して動作マージンが低
下し、誤動作を引き起こしていた。この問題を解決する
ために立ち上がりを遅くすることも考えられるが、それ
に伴ってアクセスが遅くなるという問題が発生し、高速
化が要求される半導体装置に関しては対策が難しかった
。また、近年、集積度のアップに従って、Ｉ／Ｏピンの
数が増えてきており、出力回路の電源ノイズの問題はよ
り顕著に現れてくると予想される。
導体装置の出力回路においては、ハイレベル出力の際に
、立ち上がりが早いと、ノイズが大きくなって、図４に
示すようにＶＣＣが局所的に低下して動作マージンが低
下し、誤動作を引き起こしていた。この問題を解決する
ために立ち上がりを遅くすることも考えられるが、それ
に伴ってアクセスが遅くなるという問題が発生し、高速
化が要求される半導体装置に関しては対策が難しかった
。また、近年、集積度のアップに従って、Ｉ／Ｏピンの
数が増えてきており、出力回路の電源ノイズの問題はよ
り顕著に現れてくると予想される。
【０００７】本発明は、上記のような問題点を解消する
ためになされたもので、ハイレベル出力時にアクセスを
遅くすることなく電源ノイズを抑えることができ、大き
な動作マージンを確保できる半導体装置の出力回路を得
ることを目的とする。
ためになされたもので、ハイレベル出力時にアクセスを
遅くすることなく電源ノイズを抑えることができ、大き
な動作マージンを確保できる半導体装置の出力回路を得
ることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る半導体装
置の出力回路は、ＶＣＣとＱ（出力）の間に接続される
第１のＮチャネルトランジスタと並列に、第２のＮチャ
ネルトランジスタを設け、そのオン，オフを出力のレベ
ルに応じて制御するようにしたものである。
置の出力回路は、ＶＣＣとＱ（出力）の間に接続される
第１のＮチャネルトランジスタと並列に、第２のＮチャ
ネルトランジスタを設け、そのオン，オフを出力のレベ
ルに応じて制御するようにしたものである。
【０００９】
【作用】この発明においては、ハイレベルを出力する際
に、最初は前記第１，第２のトランジスタがオンするが
、第２のＮチャネルトランジスタは出力がＶＯＨのレベ
ルになると、ゲート電圧がゼロになることからオフして
しまう。それによって、ハイ側の出力判定レベルが出る
までは立ち上がりを早く、その後は立ち上がりを遅くで
きる。
に、最初は前記第１，第２のトランジスタがオンするが
、第２のＮチャネルトランジスタは出力がＶＯＨのレベ
ルになると、ゲート電圧がゼロになることからオフして
しまう。それによって、ハイ側の出力判定レベルが出る
までは立ち上がりを早く、その後は立ち上がりを遅くで
きる。
【００１０】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による半導体装置の出
力回路を示す。図において、１と２はＮＯＴ回路、３は
ＮＯＴ回路１からの出力をゲート入力とし、ドレインが
ＶＣＣ，ソースが出力端子Ｑに接続されたＮチャネルト
ランジスタ、４はＮＯＴ回路２からの出力をゲート入力
とし、ドレインがＶＳＳ，ソースが出力端子Ｑに接続さ
れたＮチャネルトランジスタ、５はＮチャネルトランジ
スタ３と並列に接続されたＮチャネルトランジスタ、６
はＮＯＴ回路１の出力をドレイン入力とし、ソース（あ
るいはドレイン）がＮチャネルトランジスタ５のゲート
につながれたＮチャネルトランジスタである。
する。図１はこの発明の一実施例による半導体装置の出
力回路を示す。図において、１と２はＮＯＴ回路、３は
ＮＯＴ回路１からの出力をゲート入力とし、ドレインが
ＶＣＣ，ソースが出力端子Ｑに接続されたＮチャネルト
ランジスタ、４はＮＯＴ回路２からの出力をゲート入力
とし、ドレインがＶＳＳ，ソースが出力端子Ｑに接続さ
れたＮチャネルトランジスタ、５はＮチャネルトランジ
スタ３と並列に接続されたＮチャネルトランジスタ、６
はＮＯＴ回路１の出力をドレイン入力とし、ソース（あ
るいはドレイン）がＮチャネルトランジスタ５のゲート
につながれたＮチャネルトランジスタである。
【００１１】また、３０は、Ｐチャネルトランジスタ１
１およびＮチャネルトランジスタ９によって構成された
ＣＭＯＳインバータであり、その出力端がＮチャネルト
ランジスタ６のドレイン（あるいはソース）につながれ
ている。また、７と８はともにダイオード接続されたＮ
チャネルトランジスタであり、ＣＭＯＳインバータ３０
のＰチャネル側とＶＣＣの間に相互に直列に接続されて
いる。１０は出力端子Ｑをゲート，ドレインに受け、ソ
ースにＣＭＯＳインバータ２０のＮチャネルのゲートが
接続されるＮチャネルトランジスタである。そして２０
は以上のトランジスタ７〜１１により構成され、出力Ｑ
のレベルに応じてトランジスタ５を制御する出力制御回
路である。
１およびＮチャネルトランジスタ９によって構成された
ＣＭＯＳインバータであり、その出力端がＮチャネルト
ランジスタ６のドレイン（あるいはソース）につながれ
ている。また、７と８はともにダイオード接続されたＮ
チャネルトランジスタであり、ＣＭＯＳインバータ３０
のＰチャネル側とＶＣＣの間に相互に直列に接続されて
いる。１０は出力端子Ｑをゲート，ドレインに受け、ソ
ースにＣＭＯＳインバータ２０のＮチャネルのゲートが
接続されるＮチャネルトランジスタである。そして２０
は以上のトランジスタ７〜１１により構成され、出力Ｑ
のレベルに応じてトランジスタ５を制御する出力制御回
路である。
【００１２】次に、図１，図２を用いて本実施例の動作
を説明する。なお、説明を簡単にするためハイレベルが
出力される場合についてのみ述べる。通常、出力が出な
いｔ１ の期間は、出力端子ＱのレベルはＶＲＥＦ と
同じレベルである。ハイレベルを出力する時には、ＮＯ
Ｔ回路１の入力がロウとなり、ＮＯＴ回路２の入力がハ
イになる。ＮＯＴ回路１の出力によって、Ｎチャネルト
ランジスタ３，６がオンし、それによってＮチャネルト
ランジスタ５もオンする。通常、ＣＭＯＳインバータ２
０の出力はＱのレベルがＶＲＥＦ と同じレベルであれ
ば、ハイとなる。なお、このハイとは、Ｎチャネルトラ
ンジスタ７，８のＶｔｈ分だけ、ＶＣＣより低い電圧が
ノードＡに加わっており、そのレベルをＱＯＨ＋Ｖｔｈ
（トランジスタ５）とすると、ハイとはＶＯＨレベルで
ある。そしてこのＶＯＨレベルにより、トランジスタ５
はオンしつづける。 よって、ｔ２ の期間はトランジスタ３，５によって出
力が急に立ち上がる。出力端子ＱがＶＯＨのレベルにな
ったら、ＣＭＯＳインバータの出力がハイからロウに変
わり、トランジスタ５はオフする。よって、ｔ３ ，ｔ
４ の間はトランジスタ３のみがオンし、出力はゆるや
かに立ち上がる。ここで、トランジスタ３のＷは小（抵
抗大）、トランジスタ５のＷは大（抵抗小）に設定して
おく。
を説明する。なお、説明を簡単にするためハイレベルが
出力される場合についてのみ述べる。通常、出力が出な
いｔ１ の期間は、出力端子ＱのレベルはＶＲＥＦ と
同じレベルである。ハイレベルを出力する時には、ＮＯ
Ｔ回路１の入力がロウとなり、ＮＯＴ回路２の入力がハ
イになる。ＮＯＴ回路１の出力によって、Ｎチャネルト
ランジスタ３，６がオンし、それによってＮチャネルト
ランジスタ５もオンする。通常、ＣＭＯＳインバータ２
０の出力はＱのレベルがＶＲＥＦ と同じレベルであれ
ば、ハイとなる。なお、このハイとは、Ｎチャネルトラ
ンジスタ７，８のＶｔｈ分だけ、ＶＣＣより低い電圧が
ノードＡに加わっており、そのレベルをＱＯＨ＋Ｖｔｈ
（トランジスタ５）とすると、ハイとはＶＯＨレベルで
ある。そしてこのＶＯＨレベルにより、トランジスタ５
はオンしつづける。 よって、ｔ２ の期間はトランジスタ３，５によって出
力が急に立ち上がる。出力端子ＱがＶＯＨのレベルにな
ったら、ＣＭＯＳインバータの出力がハイからロウに変
わり、トランジスタ５はオフする。よって、ｔ３ ，ｔ
４ の間はトランジスタ３のみがオンし、出力はゆるや
かに立ち上がる。ここで、トランジスタ３のＷは小（抵
抗大）、トランジスタ５のＷは大（抵抗小）に設定して
おく。
【００１３】
【発明の効果】以上のように、この発明に係る半導体装
置の出力回路によれば、ハイ出力のＮチャネルトランジ
スタと並列にもう１つのＮチャネルトランジスタを設け
、そのオン，オフを出力のレベルに応じて制御するよう
にしたので、アクセスを遅くすることなく、電源ノイズ
を小さくできるという効果がある。
置の出力回路によれば、ハイ出力のＮチャネルトランジ
スタと並列にもう１つのＮチャネルトランジスタを設け
、そのオン，オフを出力のレベルに応じて制御するよう
にしたので、アクセスを遅くすることなく、電源ノイズ
を小さくできるという効果がある。
【図１】本発明の一実施例を示す半導体装置の出力回路
の回路図である。
の回路図である。
【図２】本発明の一実施例の動作を示すタイミングチャ
ート図である。
ート図である。
【図３】従来例を示す回路図である。
【図４】従来例の動作を示すタイミングチャート図であ
る。
る。
１，２ ＮＯＴ回路
３〜１０ Ｎチャネルトランジスタ
１１ Ｐチャネルトランジスタ２０ 出力
制御回路 ３０ ＣＭＯＳインバータ
制御回路 ３０ ＣＭＯＳインバータ
Claims (2)
- 【請求項１】 半導体装置本体からの第１の論理信号
をゲート入力とし、そのドレインおよびソースのいずれ
か一方が電源に他方が出力端子に接続された第１のＮチ
ャネルトランジスタと、上記半導体装置本体からの第２
の論理信号をゲート入力とし、そのドレインおよびソー
スのいずれか一方がグランドに他方が上記出力端子に接
続された第４のＮチャネルトランジスタとを備え、上記
第１，第２の論理信号に応じて決まる論理信号を上記出
力端子より出力する半導体装置の出力回路において、上
記第１のＮチャネルトランジスタと相互に並列に接続さ
れた第２のＮチャネルトランジスタと、該第２のＮチャ
ネルトランジスタのオン，オフを上記出力端子の出力の
レベルに応じて制御する出力制御回路とを備えたことを
特徴とする半導体装置の出力回路。 - 【請求項２】 上記出力制御回路は、そのＮチャネル
側がグランドに接続されたＣＭＯＳインバータと、上記
第１の論理信号をゲート入力とし、ソースおよびドレイ
ンのいずれか一方が上記第２のＮチャネルトランジスタ
のゲートに接続され他方が上記ＣＭＯＳインバータの出
力に接続された第３のＮチャネルトランジスタと、それ
ぞれがダイオード接続され、上記ＣＭＯＳインバータの
Ｐチャネル側と電源の間に接続された複数段のＮチャネ
ルトランジスタと、上記出力端子の出力の電位をゲート
，ドレインにうけ、ソースが上記ＣＭＯＳインバータの
Ｎチャネル側のゲートに接続された第５のＮチャネルト
ランジスタとを備えたものであることを特徴とする請求
項１記載の半導体装置の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3174510A JPH04369924A (ja) | 1991-06-18 | 1991-06-18 | 半導体装置の出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3174510A JPH04369924A (ja) | 1991-06-18 | 1991-06-18 | 半導体装置の出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04369924A true JPH04369924A (ja) | 1992-12-22 |
Family
ID=15979772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3174510A Pending JPH04369924A (ja) | 1991-06-18 | 1991-06-18 | 半導体装置の出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04369924A (ja) |
-
1991
- 1991-06-18 JP JP3174510A patent/JPH04369924A/ja active Pending
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