JPH0437063A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0437063A JPH0437063A JP2144046A JP14404690A JPH0437063A JP H0437063 A JPH0437063 A JP H0437063A JP 2144046 A JP2144046 A JP 2144046A JP 14404690 A JP14404690 A JP 14404690A JP H0437063 A JPH0437063 A JP H0437063A
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- JP
- Japan
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- silicon
- silicon layer
- polycrystalline silicon
- load resistor
- single crystal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特にスタティックＲＡＭ
等に用いられている負荷抵抗の改良に関するものである
。
等に用いられている負荷抵抗の改良に関するものである
。
高抵抗の負荷抵抗はスタティックＲＡＭ等において頻繁
に使用されている。この負荷抵抗は、他の配線またはシ
リコン基板内の拡散領域とのオーミックコンタクトが要
求されるので、低抵抗部と高抵抗部とを直列につなげた
抵抗パターンをなす必要がある。このような抵抗パター
ンを形成する方法として、従来から次のような方法が知
られている。高抵抗の多結晶シリコン層を形成した後、
高抵抗部として残存させる領域をマスクし、残りの領域
に不純物を導入して活性化させることにより、低抵抗部
と高抵抗部とをパターン形成する。そして、抵抗パター
ンを形成した後、眉間絶縁膜、金属配線等を形成して集
積回路素子を製造する。
に使用されている。この負荷抵抗は、他の配線またはシ
リコン基板内の拡散領域とのオーミックコンタクトが要
求されるので、低抵抗部と高抵抗部とを直列につなげた
抵抗パターンをなす必要がある。このような抵抗パター
ンを形成する方法として、従来から次のような方法が知
られている。高抵抗の多結晶シリコン層を形成した後、
高抵抗部として残存させる領域をマスクし、残りの領域
に不純物を導入して活性化させることにより、低抵抗部
と高抵抗部とをパターン形成する。そして、抵抗パター
ンを形成した後、眉間絶縁膜、金属配線等を形成して集
積回路素子を製造する。
以下、スタティックＲＡＭを例として、従来の抵抗パタ
ーンの形成方法について、その工程を模式的に示す第３
図に基づき説明する。
ーンの形成方法について、その工程を模式的に示す第３
図に基づき説明する。
まず、表面に拡散領域３２を有するＰ型シリコン基板３
１上に表面絶縁膜（ＳｉＯ□）３３を介してリンドープ
の多結晶シリコンからなるゲート電極３４を設けて、Ｍ
ＯＳＦＥＴを作製する（第３図（ａ））、次に、ノンド
ープのＳｉＯ□膜からなる第１の眉間膜３５を全域に堆
積する（第３図（ｂ））。拡散領域３２上部の第１の眉
間膜３５を部分的にエツチング除去してコンタクト孔３
６を形成する（第３図（Ｃ））。次いで、ノンドープの
多結晶シリコン層３７を全域に形成する（第３図（ｄ）
）。マスク３日を用いて多結晶シリコン層３７の所望の
部分に不純物を拡散させ、多結晶シリコン層３７を所定
パターンに部分エツチングして、中央の高抵抗部３９ａ
と両端部の低抵抗部３９ｂ、 ３９ｂとからなる負荷抵
抗パターン３９を形成する（第３図（ｅ））。ノンドー
プのＳｉＯ□膜からなる第２の眉間膜４０を全域に堆積
する（第３図（ｆ））。最後に、２個所のコンタクト孔
４１．４１を形成し、アルミニウムからなる金属配線４
２．４２を形成する（第３図（酌）。
１上に表面絶縁膜（ＳｉＯ□）３３を介してリンドープ
の多結晶シリコンからなるゲート電極３４を設けて、Ｍ
ＯＳＦＥＴを作製する（第３図（ａ））、次に、ノンド
ープのＳｉＯ□膜からなる第１の眉間膜３５を全域に堆
積する（第３図（ｂ））。拡散領域３２上部の第１の眉
間膜３５を部分的にエツチング除去してコンタクト孔３
６を形成する（第３図（Ｃ））。次いで、ノンドープの
多結晶シリコン層３７を全域に形成する（第３図（ｄ）
）。マスク３日を用いて多結晶シリコン層３７の所望の
部分に不純物を拡散させ、多結晶シリコン層３７を所定
パターンに部分エツチングして、中央の高抵抗部３９ａ
と両端部の低抵抗部３９ｂ、 ３９ｂとからなる負荷抵
抗パターン３９を形成する（第３図（ｅ））。ノンドー
プのＳｉＯ□膜からなる第２の眉間膜４０を全域に堆積
する（第３図（ｆ））。最後に、２個所のコンタクト孔
４１．４１を形成し、アルミニウムからなる金属配線４
２．４２を形成する（第３図（酌）。
上述したような従来の製造工程にあっては、不純物を拡
散させて低抵抗部３９ｂ、 ３９ｂを形成する際にマス
ク３８を必要とする。ここでマスク３８としては、フォ
トレジストまたはＳｉＯ□膜を使用する。フォトレジス
トをマスクとして使用する場合には、フォトレジストの
パターニング工程及び除去工程を行う必要があり、Ｓｉ
Ｏ□膜をマスクとして使用する場合には、ＳｉＯ２膜の
堆積工程、フォトレジストのパターニング工程、 Ｓｉ
０ｇ膜の除去工程及びフォトレジストの除去工程を行う
必要がある。このように、低抵抗部の形成には多くの工
程を必要とし、特にフォトレジストのパターニング工程
は、フォトレジストの塗布、ベーキング、露光・現像処
理等の複数処理を有するので面倒である。従って、低抵
抗部を形成するための工程数の減少化及びその工程の簡
素化が検討されている。
散させて低抵抗部３９ｂ、 ３９ｂを形成する際にマス
ク３８を必要とする。ここでマスク３８としては、フォ
トレジストまたはＳｉＯ□膜を使用する。フォトレジス
トをマスクとして使用する場合には、フォトレジストの
パターニング工程及び除去工程を行う必要があり、Ｓｉ
Ｏ□膜をマスクとして使用する場合には、ＳｉＯ２膜の
堆積工程、フォトレジストのパターニング工程、 Ｓｉ
０ｇ膜の除去工程及びフォトレジストの除去工程を行う
必要がある。このように、低抵抗部の形成には多くの工
程を必要とし、特にフォトレジストのパターニング工程
は、フォトレジストの塗布、ベーキング、露光・現像処
理等の複数処理を有するので面倒である。従って、低抵
抗部を形成するための工程数の減少化及びその工程の簡
素化が検討されている。
本発明は、かかる事情に鑑みてなされたものであり、拡
散領域及び配線との接続部分である低抵抗部の形成工程
において、従来の形成工程のようにマスクを必要とせず
、その工程数の減少化及び工程の簡素化を図ることがで
きる負荷抵抗を備えた半導体装置を提供することを目的
とする。
散領域及び配線との接続部分である低抵抗部の形成工程
において、従来の形成工程のようにマスクを必要とせず
、その工程数の減少化及び工程の簡素化を図ることがで
きる負荷抵抗を備えた半導体装置を提供することを目的
とする。
本発明に係る半導体装置は、拡散領域と配線とに接続さ
れる負荷抵抗を有する半導体装置において、前記負荷抵
抗における前記拡散領域との接続部分を単結晶シリコン
にて構成し、前記負荷抵抗における前記配線との接続部
分を低抵抗にしてあることを特徴とする。
れる負荷抵抗を有する半導体装置において、前記負荷抵
抗における前記拡散領域との接続部分を単結晶シリコン
にて構成し、前記負荷抵抗における前記配線との接続部
分を低抵抗にしてあることを特徴とする。
本発明の半導体装置にあっては、負荷抵抗における拡散
領域との接続部分が単結晶シリコンにて構成されている
ので、その製造工程において、この接続部分を形成する
際にマスクの使用が不要となる。
領域との接続部分が単結晶シリコンにて構成されている
ので、その製造工程において、この接続部分を形成する
際にマスクの使用が不要となる。
以下、スタティックＲＡＭを実施例として、本発明を具
体的に説明する。第１図は本発明に係る半導体装置（ス
タティックＲＡＭ ）の製造工程を示す模式的断面図で
ある。
体的に説明する。第１図は本発明に係る半導体装置（ス
タティックＲＡＭ ）の製造工程を示す模式的断面図で
ある。
まず、表面に２個所のＮ゛拡散領域２□ ２を有するＰ
型シリコン基板１上に表面絶縁膜（ＳｉＯｚ）３を介し
て、リンをドープさせた多結晶シリコンからなるゲート
電極４を設け、従来の方法と同様にＭＯＳＦＥＴを作製
する（第１図（ａ））、次に、ＳｉＨ４゜ＮＺＯを用い
た減圧ＣＶＤ法により、ＳｉＯ□膜からなる第１の眉間
膜５を厚さ２０００人程度全域に形成した後、レジスト
（図示せず）をパターニングし、方の拡散領域２上部の
第１の層間膜５を１％ＨＦ溶液にてエツチング除去して
コンタクト孔６を形成し、レジストを除去する（第１図
（ｂｌ）。
型シリコン基板１上に表面絶縁膜（ＳｉＯｚ）３を介し
て、リンをドープさせた多結晶シリコンからなるゲート
電極４を設け、従来の方法と同様にＭＯＳＦＥＴを作製
する（第１図（ａ））、次に、ＳｉＨ４゜ＮＺＯを用い
た減圧ＣＶＤ法により、ＳｉＯ□膜からなる第１の眉間
膜５を厚さ２０００人程度全域に形成した後、レジスト
（図示せず）をパターニングし、方の拡散領域２上部の
第１の層間膜５を１％ＨＦ溶液にてエツチング除去して
コンタクト孔６を形成し、レジストを除去する（第１図
（ｂｌ）。
次に、ＳｉＨ４を用いた減圧ＣＶＯ法により、全域に多
結晶シリコン層７を形成する（第１図（Ｃ））、このと
き、凹部（コンタクト孔６）にはこの部分以外に比べて
多結晶シリコンは厚く堆積される。９００℃、０□雰囲
気にて酸化処理を施し、コンタクト孔６形成部以外の多
結晶シリコン層７ （第１の眉間膜５上の多結晶シリコ
ン層７）を酸化してＳｉＯ□膜に変えた後、このＳｆＯ
□膜を１％旺溶液にてエツチング除去する。コンタクト
孔６に埋め込まれた多結晶シリコン層７に、４０ｋｅＶ
、 ｌ ｘ １０＋ ’ｅ１ｍ−”の条件にてシリコン
イオンを注入して非晶質化し、コンタクト孔６に非晶質
シリコン部８を形成する（第１図（ｄ））。
結晶シリコン層７を形成する（第１図（Ｃ））、このと
き、凹部（コンタクト孔６）にはこの部分以外に比べて
多結晶シリコンは厚く堆積される。９００℃、０□雰囲
気にて酸化処理を施し、コンタクト孔６形成部以外の多
結晶シリコン層７ （第１の眉間膜５上の多結晶シリコ
ン層７）を酸化してＳｉＯ□膜に変えた後、このＳｆＯ
□膜を１％旺溶液にてエツチング除去する。コンタクト
孔６に埋め込まれた多結晶シリコン層７に、４０ｋｅＶ
、 ｌ ｘ １０＋ ’ｅ１ｍ−”の条件にてシリコン
イオンを注入して非晶質化し、コンタクト孔６に非晶質
シリコン部８を形成する（第１図（ｄ））。
次いで、ＳｉＨ，を用いた減圧ＣＶＤ法により全域に多
結晶シリコン層９を形成した後、７０ｋｅＶ、 ８ Ｘ
１０’ ”ｅｌｌ ” ”の条件にてリンイオンを注
入する（第１図（ｅ））。
結晶シリコン層９を形成した後、７０ｋｅＶ、 ８ Ｘ
１０’ ”ｅｌｌ ” ”の条件にてリンイオンを注
入する（第１図（ｅ））。
９００℃＋ Ｎｔ雰囲気にて熱処理を施し、非晶質シリ
コン部８を再結晶化してＮ型の単結晶シリコン部１０に
変える。レジスト（図示せず）をバターニングし、ＣＦ
、を用いた反応性イオンエツチングにより、単結晶シリ
コン部１０に連なる所定長さの多結晶シリコン層９のみ
を残して残りの多結晶シリコン層９をエツチング除去し
、エツチング後レジストを除去する（第１図（ｆ））。
コン部８を再結晶化してＮ型の単結晶シリコン部１０に
変える。レジスト（図示せず）をバターニングし、ＣＦ
、を用いた反応性イオンエツチングにより、単結晶シリ
コン部１０に連なる所定長さの多結晶シリコン層９のみ
を残して残りの多結晶シリコン層９をエツチング除去し
、エツチング後レジストを除去する（第１図（ｆ））。
そうすると、残存する多結晶シリコン層９からなる高抵
抗部と、単結晶シリコン部１０からなる低抵抗部とを形
成できる。
抗部と、単結晶シリコン部１０からなる低抵抗部とを形
成できる。
ここで、このようにして高抵抗部と低抵抗部とを形成で
きる理由について説明する。第２図は、多結晶シリコン
及び単結晶シリコンにおけるリンイオンのドーズ量と抵
抗との関係を示すグラフである。第２図において、実線
（ａ）は多結晶シリコンにおける関係を、破線（ｂ）は
単結晶シリコンにおける関係を、夫々示している。第２
図かられかるように、単結晶シリコンの場合には、ドー
ズ量の増加に伴って比例的に抵抗は減少するが、多結晶
シリコンの場合には、注入されるリンイオンがある量ま
では粒界に偏析するので抵抗は下降せずにある量から急
激に下降する特徴がある。この臨界点のドーズ量は、リ
ンイオンでは１〜３Ｘ１０’ＩＣＭ −”である。従っ
て、この臨界点より少し低いドーズ量（実施例では３
ＸＩＯ”Ｃ３Ｉ−”）のリンイオンを注入することによ
り、低抵抗部とこれに連なる高抵抗部を形成できる。
きる理由について説明する。第２図は、多結晶シリコン
及び単結晶シリコンにおけるリンイオンのドーズ量と抵
抗との関係を示すグラフである。第２図において、実線
（ａ）は多結晶シリコンにおける関係を、破線（ｂ）は
単結晶シリコンにおける関係を、夫々示している。第２
図かられかるように、単結晶シリコンの場合には、ドー
ズ量の増加に伴って比例的に抵抗は減少するが、多結晶
シリコンの場合には、注入されるリンイオンがある量ま
では粒界に偏析するので抵抗は下降せずにある量から急
激に下降する特徴がある。この臨界点のドーズ量は、リ
ンイオンでは１〜３Ｘ１０’ＩＣＭ −”である。従っ
て、この臨界点より少し低いドーズ量（実施例では３
ＸＩＯ”Ｃ３Ｉ−”）のリンイオンを注入することによ
り、低抵抗部とこれに連なる高抵抗部を形成できる。
なお、第１図（ｅ）の工程においてリンイオンを注入す
ることとしたが、ヒ素イオンを注入しても良い。ヒ素イ
オンについても第２図に示すような特性があり、その臨
界点もリンイオンと同様に１〜３Ｘ１０Ｉ３ｃｍ−”で
ある。
ることとしたが、ヒ素イオンを注入しても良い。ヒ素イ
オンについても第２図に示すような特性があり、その臨
界点もリンイオンと同様に１〜３Ｘ１０Ｉ３ｃｍ−”で
ある。
５ｉＨａとＮＺＯとを用いた減圧ＣＶＤ法を用イテ、Ｓ
ｉｎ。
ｉｎ。
膜からなる第２の眉間膜１１を厚さ５０００人程度全域
に堆積した後、レジスト（図示せず）をパターニングし
、多結晶シリコン層９．他方の拡散層２に至るコンタク
ト孔１２．１２を形成し、単結晶シリコン部ｌＯとは反
対側の多結晶シリコン層９の端部に、３０ｋｅＶ、 ５
Ｘｌ０Ｉｓａａ−”の条件にてリンイオンを注入し、
９００℃＋ ＮＺ雰囲気にて熱処理し、その端部を低抵
抗部１３とする（第１図（幻）。最後に、全域にアルミ
ニウムをユバフタ法により堆積し、レジストパターンを
形成した後、反応性イオンエツチングによりレジストを
除去して金属配置１４．１４を形成し、スタティックＲ
ＡＭを製造する（第１図（ｈ））。
に堆積した後、レジスト（図示せず）をパターニングし
、多結晶シリコン層９．他方の拡散層２に至るコンタク
ト孔１２．１２を形成し、単結晶シリコン部ｌＯとは反
対側の多結晶シリコン層９の端部に、３０ｋｅＶ、 ５
Ｘｌ０Ｉｓａａ−”の条件にてリンイオンを注入し、
９００℃＋ ＮＺ雰囲気にて熱処理し、その端部を低抵
抗部１３とする（第１図（幻）。最後に、全域にアルミ
ニウムをユバフタ法により堆積し、レジストパターンを
形成した後、反応性イオンエツチングによりレジストを
除去して金属配置１４．１４を形成し、スタティックＲ
ＡＭを製造する（第１図（ｈ））。
本発明の半導体装置は、以上のようにして製造され、中
央が高抵抗な部分（多結晶シリコン層９）からなり、両
端部が低抵抗な部分（単結晶シリコン部１０及び低抵抗
部１３）からなる負荷抵抗１５を備えている。そして、
シリコン基板１中の拡散領域２及び金属配線１４とこの
負荷抵抗１５との接続部分は何れも低抵抗であるので、
拡散領域２及び金属配線１４と負荷抵抗１５とのオーミ
ックコンタクトを実現することができる。
央が高抵抗な部分（多結晶シリコン層９）からなり、両
端部が低抵抗な部分（単結晶シリコン部１０及び低抵抗
部１３）からなる負荷抵抗１５を備えている。そして、
シリコン基板１中の拡散領域２及び金属配線１４とこの
負荷抵抗１５との接続部分は何れも低抵抗であるので、
拡散領域２及び金属配線１４と負荷抵抗１５とのオーミ
ックコンタクトを実現することができる。
以上のように本発明の半導体装置では、負荷抵抗におけ
る拡散領域との接続部分を単結晶シリコンにて構成する
ようにしたので、その製造工程において、この接続部分
を形成するためのマスク工程が不要となり、製造におけ
る工程数の大幅な減少及び製造工程の顕著な簡素化を達
成することができる。
る拡散領域との接続部分を単結晶シリコンにて構成する
ようにしたので、その製造工程において、この接続部分
を形成するためのマスク工程が不要となり、製造におけ
る工程数の大幅な減少及び製造工程の顕著な簡素化を達
成することができる。
第１図は本発明に係る半導体装置の製造工程を示す模式
的断面図、第２図は多結晶シリコン及び単結晶シリコン
における不純物のドーズ量と抵抗との関係を示すグラフ
、第３図は従来の半導体装置の製造工程を示す模式的断
面図である。 １・・・シリコン基板 ２・・・拡散領域 ７・・・ポ
リシリコンｉｉ８・・・非晶質シリコン部 ９・・・ポ
リシリコン層 １０・・・単結晶シリコン部 １３・・
・低抵抗部１４・・・金属配線 １５・・・負荷抵抗特
許 出願人 住友金属工業株式会社代理人 弁理士
河 野 登 夫第 第
的断面図、第２図は多結晶シリコン及び単結晶シリコン
における不純物のドーズ量と抵抗との関係を示すグラフ
、第３図は従来の半導体装置の製造工程を示す模式的断
面図である。 １・・・シリコン基板 ２・・・拡散領域 ７・・・ポ
リシリコンｉｉ８・・・非晶質シリコン部 ９・・・ポ
リシリコン層 １０・・・単結晶シリコン部 １３・・
・低抵抗部１４・・・金属配線 １５・・・負荷抵抗特
許 出願人 住友金属工業株式会社代理人 弁理士
河 野 登 夫第 第
Claims (1)
- 【特許請求の範囲】 １、拡散領域と配線とに接続される負荷抵抗を有する半
導体装置において、 前記負荷抵抗における前記拡散領域との接 続部分を単結晶シリコンにて構成し、前記負荷抵抗にお
ける前記配線との接続部分を低抵抗にしてあることを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2144046A JPH0437063A (ja) | 1990-05-31 | 1990-05-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2144046A JPH0437063A (ja) | 1990-05-31 | 1990-05-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0437063A true JPH0437063A (ja) | 1992-02-07 |
Family
ID=15353066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2144046A Pending JPH0437063A (ja) | 1990-05-31 | 1990-05-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0437063A (ja) |
-
1990
- 1990-05-31 JP JP2144046A patent/JPH0437063A/ja active Pending
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