JPH0434966A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0434966A JPH0434966A JP2143027A JP14302790A JPH0434966A JP H0434966 A JPH0434966 A JP H0434966A JP 2143027 A JP2143027 A JP 2143027A JP 14302790 A JP14302790 A JP 14302790A JP H0434966 A JPH0434966 A JP H0434966A
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- JP
- Japan
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- film
- wiring
- polycrystalline silicon
- resistance
- silicon film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/40—Resistors
- H10D1/47—Resistors having no potential barriers
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/136—Resistors
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の使用されている多結晶シリコ
ン膜の抵抗の製造方法に関する。
ン膜の抵抗の製造方法に関する。
この発明は、１つの配線の中に金属膜とＰｏ１ｙＳｉ膜
を形成する方法に関するもので、１層目（下層の） Ｐ
ｏ１ｙＳｉ膜を形成後高抵抗部を形成する領域に絶縁膜
を形成し、次に金属膜を積層する１次に高抵抗部の領域
に積層している金属膜を除去する。
を形成する方法に関するもので、１層目（下層の） Ｐ
ｏ１ｙＳｉ膜を形成後高抵抗部を形成する領域に絶縁膜
を形成し、次に金属膜を積層する１次に高抵抗部の領域
に積層している金属膜を除去する。
その後配線形成のフォトリソを行い配線を形成する。
半導体装置の抵抗体として多結晶シリコン膜（Ｐｏｌｙ
Ｓｉ膜）を使用することが一□般に行われている。一方
、近年半導体装置の高速化、高集積化に従い、Ｐｏ１ｙ
Ｓｉ膜にかわり、Ｐａ ｌ ｙＳ ｉ膜とシリサイド膜
との二層構造を待つポリサイド（Ｐｏｌｙｃｅｄｅ）！
Ｉが使用されるようになってきた。配線として使用され
るＰｏ１ｙＳｉ膜の抵抗は最低でもｌＸｌ０−’Ω個で
あり、一方ポリサイド膜はそれよりも低くなり、１Ｘ
１０−’Ω備の抵抗を有する。しかし、抵抗体として用
いるには上記の抵抗よりも高い値が必要である０例えば
ＳＲＡＭに用いられる抵抗は１メガ（Ｍ）Ω〜１ギガ（
Ｃ）Ωの抵抗が必要である。
Ｓｉ膜）を使用することが一□般に行われている。一方
、近年半導体装置の高速化、高集積化に従い、Ｐｏ１ｙ
Ｓｉ膜にかわり、Ｐａ ｌ ｙＳ ｉ膜とシリサイド膜
との二層構造を待つポリサイド（Ｐｏｌｙｃｅｄｅ）！
Ｉが使用されるようになってきた。配線として使用され
るＰｏ１ｙＳｉ膜の抵抗は最低でもｌＸｌ０−’Ω個で
あり、一方ポリサイド膜はそれよりも低くなり、１Ｘ
１０−’Ω備の抵抗を有する。しかし、抵抗体として用
いるには上記の抵抗よりも高い値が必要である０例えば
ＳＲＡＭに用いられる抵抗は１メガ（Ｍ）Ω〜１ギガ（
Ｃ）Ωの抵抗が必要である。
他のデバイスでもｌＸｌ０−’Ω値以上の抵抗が必要な
場合が多い、特に高い抵抗が必要になる時・ポリサイド
膜をその抵抗体として用いる時には巾（Ｗ）が小さく長
さ（Ｌ）が長い抵抗となる０例えばＩＯＫΩの抵抗をｌ
Ｘｌ０−’Ω値のポリサイド膜で作るとすれば、Ｗ−４
−１厚みｔ−０，１−としてＬ −４ｏｏｏｓ （４ｍ
）となり、非常に長い配線となり、抵抗体の占める面積
が大きくなり、チップ面積の増大となるｍ Ｐｏ１ｙＳ
＋膜の場合はそのドーピング量により抵抗率が変化する
ので、１つの配線の中に高抵抗率と低抵抗部を形成でき
る。従うでＰｏ１ｙ’Ｓｉの抵抗体を用いる時１つのＰ
ｏ１ｙＳｉ膜ですむ事が多く抵抗体以外のところも配線
やゲート電極に使用できた０以上の様子を第３図に示す
、第３図に示すように高抵抗部と低抵抗部が同一のＰｏ
１ｙＳｔ膜２３で形成されており、高抵抗部と低抵抗部
の接続も全く問題がない、しかし、ポリサイド膜を使用
する時、ポリサイド膜の抵抗率を任意に制御する事はで
きず、１つの配線の中に低抵抗部と高抵抗部を一緒に作
ることができない、そこで例えば第４図に示すように配
線を２Ｎにして行う方法が取られている。すなわち低い
抵抗が必要な配線をポリサイド配線３４として、高い抵
抗が必要な配線を多結晶シリコン膜３６としている。３
７はＡ１膜である。
場合が多い、特に高い抵抗が必要になる時・ポリサイド
膜をその抵抗体として用いる時には巾（Ｗ）が小さく長
さ（Ｌ）が長い抵抗となる０例えばＩＯＫΩの抵抗をｌ
Ｘｌ０−’Ω値のポリサイド膜で作るとすれば、Ｗ−４
−１厚みｔ−０，１−としてＬ −４ｏｏｏｓ （４ｍ
）となり、非常に長い配線となり、抵抗体の占める面積
が大きくなり、チップ面積の増大となるｍ Ｐｏ１ｙＳ
＋膜の場合はそのドーピング量により抵抗率が変化する
ので、１つの配線の中に高抵抗率と低抵抗部を形成でき
る。従うでＰｏ１ｙ’Ｓｉの抵抗体を用いる時１つのＰ
ｏ１ｙＳｉ膜ですむ事が多く抵抗体以外のところも配線
やゲート電極に使用できた０以上の様子を第３図に示す
、第３図に示すように高抵抗部と低抵抗部が同一のＰｏ
１ｙＳｔ膜２３で形成されており、高抵抗部と低抵抗部
の接続も全く問題がない、しかし、ポリサイド膜を使用
する時、ポリサイド膜の抵抗率を任意に制御する事はで
きず、１つの配線の中に低抵抗部と高抵抗部を一緒に作
ることができない、そこで例えば第４図に示すように配
線を２Ｎにして行う方法が取られている。すなわち低い
抵抗が必要な配線をポリサイド配線３４として、高い抵
抗が必要な配線を多結晶シリコン膜３６としている。３
７はＡ１膜である。
抵抗体を有する半導体装置では、ポリサイド配線と多結
晶シリコン膜抵抗体との二層配線となるので、工程数が
多くフォトリソグラフィの数が多くなり、コストアップ
となる＊ Ｐｏ１ｙＳｉだけだったら１層ですむところ
をポリサイド膜を使用する時はわざわざ２層にセざるを
得ない場合もあり、工程数がかなり増えると同時にマス
ク合わせも必要になり微細なパターンを形成しにく（な
る、またＰｏ１ｙＳｉ膜とポリサイド膜のコンタクトを
しっかり取る必要があり、コンタクト形成に配慮が必要
となる。さらに二層配線となるために、半導体装置の凹
凸度が増加し、その後の配線の断面や短絡を防止する方
法として特別な平坦方法が必要となる。
晶シリコン膜抵抗体との二層配線となるので、工程数が
多くフォトリソグラフィの数が多くなり、コストアップ
となる＊ Ｐｏ１ｙＳｉだけだったら１層ですむところ
をポリサイド膜を使用する時はわざわざ２層にセざるを
得ない場合もあり、工程数がかなり増えると同時にマス
ク合わせも必要になり微細なパターンを形成しにく（な
る、またＰｏ１ｙＳｉ膜とポリサイド膜のコンタクトを
しっかり取る必要があり、コンタクト形成に配慮が必要
となる。さらに二層配線となるために、半導体装置の凹
凸度が増加し、その後の配線の断面や短絡を防止する方
法として特別な平坦方法が必要となる。
上記問題点を解決するためにこの発明は、金属膜を使用
し金属膜形成時に、１層目のＰｏ１ｙＳｉを形成後高抵
抗部を形成する領域にシリコン酸化膜やシリコン窒化膜
などの絶縁膜を形成し、その後、金属膜を積層する０次
に高抵抗部の領域に積層しているシリサイド膜を除去す
る０次に配線形成のフォトリソを行い配線で形成する。
し金属膜形成時に、１層目のＰｏ１ｙＳｉを形成後高抵
抗部を形成する領域にシリコン酸化膜やシリコン窒化膜
などの絶縁膜を形成し、その後、金属膜を積層する０次
に高抵抗部の領域に積層しているシリサイド膜を除去す
る０次に配線形成のフォトリソを行い配線で形成する。
配線層である金属膜と高い抵抗体であるＰｏ１ｙＳｉ膜
が１つの層で形成されるので工程増も少なく、かつ連続
した工つの配線として使えるのでコンタクトｉ関する問
題がなくなり、良好な特性をもつ抵抗体を有する半導体
装置が形成できる。
が１つの層で形成されるので工程増も少なく、かつ連続
した工つの配線として使えるのでコンタクトｉ関する問
題がなくなり、良好な特性をもつ抵抗体を有する半導体
装置が形成できる。
本発明の実施例を第１図に基づいて説明する。
第１図（ａｌに示すように半導体基板１の上に絶縁膜２
を形成し、その上に多結晶シリコン膜３を積層する０本
発明の構成要素は多結晶シリコン膜３からであり、それ
までの構造は種々のものが考えられる０例えばトランジ
スタを形成した後に本発明を行っても良い、第１図（８
）に示す多結晶シリコン膜（Ｐｏ１ｙＳｉ膜）３は一般
には不純物をドーピングしないノンドープのＰｏ１ｙＳ
ｉ膜であるが、高抵抗体を作成できる程度の不純物を含
むＰｏ１ｙＳｉ膜であっても良い。
を形成し、その上に多結晶シリコン膜３を積層する０本
発明の構成要素は多結晶シリコン膜３からであり、それ
までの構造は種々のものが考えられる０例えばトランジ
スタを形成した後に本発明を行っても良い、第１図（８
）に示す多結晶シリコン膜（Ｐｏ１ｙＳｉ膜）３は一般
には不純物をドーピングしないノンドープのＰｏ１ｙＳ
ｉ膜であるが、高抵抗体を作成できる程度の不純物を含
むＰｏ１ｙＳｉ膜であっても良い。
次に第１図山）に示すように、高抵抗部のＰｏ１ｙＳｉ
を形成するための不純物のドーピングを行う、この不純
物として、リン（Ｐ）あるいはヒ素（Ａｓ）ボロン［Ｆ
］などが一般に用いられているが、他の元素または不純
物であっても良い、また不純物をドーピングしなくても
高抵抗部が作成できるのであればこの不純物のドーピン
グは不要である。さらに、この不純物のドーピングはウ
ェハ全面に打ち込んで問題ないが、高抵抗部の領域のみ
にドーピングしても良い、このドーピングの方法として
、イオン注入法と拡散法がある。
を形成するための不純物のドーピングを行う、この不純
物として、リン（Ｐ）あるいはヒ素（Ａｓ）ボロン［Ｆ
］などが一般に用いられているが、他の元素または不純
物であっても良い、また不純物をドーピングしなくても
高抵抗部が作成できるのであればこの不純物のドーピン
グは不要である。さらに、この不純物のドーピングはウ
ェハ全面に打ち込んで問題ないが、高抵抗部の領域のみ
にドーピングしても良い、このドーピングの方法として
、イオン注入法と拡散法がある。
次に第１図＋１１に示すように絶縁膜４を形成する。
この絶＆ｉ膜４はシリコン酸化膜（ＳｉＯ□膜）やシリ
コン窒化膜（ＳｉＮ膜）やシリコン＃Ｉ窒化ｐ （Ｓｉ
ＯＮ膜）等が挙げられる。この絶縁膜４は後の不純物ド
ーピングのストッパーの役目とＰｏ１ｙＳｉ膜とシリサ
イド膜とを分離する役目がある。
コン窒化膜（ＳｉＮ膜）やシリコン＃Ｉ窒化ｐ （Ｓｉ
ＯＮ膜）等が挙げられる。この絶縁膜４は後の不純物ド
ーピングのストッパーの役目とＰｏ１ｙＳｉ膜とシリサ
イド膜とを分離する役目がある。
次に第１図（ｄｌに示すように高抵抗部となる領域のみ
絶縁１１１４を残し、他の領域の絶縁膜４を除去しＰｏ
１ｙＳｉ膜３を露出させる。
絶縁１１１４を残し、他の領域の絶縁膜４を除去しＰｏ
１ｙＳｉ膜３を露出させる。
次に第１図＋１１に示すように低抵抗部のＰｏ１ｙＳｉ
を形成するために高濃度の不純物のドーピングを行う、
この不純物のドーピングの方法としてイオン注入法と拡
散法がある。不純物元素としてリン（Ｐ）、ヒ素（Ａｓ
） 、アンチモン（Ｓｂ） 、ポロン０などが挙げられ
る。ポリサイド膜の場合、電流を流すのにｉ与している
のは大部分がシリサイド膜であるので、この高濃度の不
純物のドーピングの工程の不純物の量はＰｏ１ｙＳｉ膜
単独で配線を形成する時よりも少なくても良い、このポ
リサイド膜をゲート電極としても使用する場合、この（
ｅｌの工程における不純物の量の最小限界はトランジス
タの特性が安定して形成されるところで決定される。ま
た、このポリサイド膜を配線層として用いる場合は、Ｐ
ｏ１ｙＳｉ膜の不純物の濃度を特に上げる必要はなく第
１１１（ｂｌの工程で行った高抵抗用の不純物のドーピ
ングのレベルでも問題ないため、高濃度の不純物のドー
ピングの工程をなくすことも可能である。
を形成するために高濃度の不純物のドーピングを行う、
この不純物のドーピングの方法としてイオン注入法と拡
散法がある。不純物元素としてリン（Ｐ）、ヒ素（Ａｓ
） 、アンチモン（Ｓｂ） 、ポロン０などが挙げられ
る。ポリサイド膜の場合、電流を流すのにｉ与している
のは大部分がシリサイド膜であるので、この高濃度の不
純物のドーピングの工程の不純物の量はＰｏ１ｙＳｉ膜
単独で配線を形成する時よりも少なくても良い、このポ
リサイド膜をゲート電極としても使用する場合、この（
ｅｌの工程における不純物の量の最小限界はトランジス
タの特性が安定して形成されるところで決定される。ま
た、このポリサイド膜を配線層として用いる場合は、Ｐ
ｏ１ｙＳｉ膜の不純物の濃度を特に上げる必要はなく第
１１１（ｂｌの工程で行った高抵抗用の不純物のドーピ
ングのレベルでも問題ないため、高濃度の不純物のドー
ピングの工程をなくすことも可能である。
いずれにしても不純物のドーピングは用いるデバイスに
よって決められる。ポリサイド膜をゲート電極として使
用する場合も、トランジスタの特性が安定して形成され
る最小限のドーピング量で高抵抗部のＰｏ１ｙＳｉ膜を
形成できるならば、この（・）の工程を省くことができ
る。
よって決められる。ポリサイド膜をゲート電極として使
用する場合も、トランジスタの特性が安定して形成され
る最小限のドーピング量で高抵抗部のＰｏ１ｙＳｉ膜を
形成できるならば、この（・）の工程を省くことができ
る。
次に第１図（ｆｌに示すように金属膜５を形成する。
この金属膜５としてタングステン（Ｗ）膜、チタン（Ｔ
ｉ）膜、モリブデン（ＭＯ）膜、白金（Ｐ ｔ）膜、コ
バルト（Ｃｏ）膜、パラジウム（ｐｄ） Ｉｌｌ、金（
Ａｕ）膜、銅（Ｃｕ）、ｌ（八ｇ）膜等が挙げられる。
ｉ）膜、モリブデン（ＭＯ）膜、白金（Ｐ ｔ）膜、コ
バルト（Ｃｏ）膜、パラジウム（ｐｄ） Ｉｌｌ、金（
Ａｕ）膜、銅（Ｃｕ）、ｌ（八ｇ）膜等が挙げられる。
金属膜の形成方法として、化学気相成長（ＣＶＤ）法や
物理気相成長（ＰＶＤ）法がある。金属膜５を形成した
後に、熱処理を行いシリサイド膜を形成しても良いし、
熱処理を行わなくとも良い、熱処理を行っても絶縁Ｍ４
の上に存在する金属膜５はシリサイド膜にはならない、
つまり多結晶シリコン膜３と接触している金属膜５が熱
処理により１部または全部シリサイド膜となる。
物理気相成長（ＰＶＤ）法がある。金属膜５を形成した
後に、熱処理を行いシリサイド膜を形成しても良いし、
熱処理を行わなくとも良い、熱処理を行っても絶縁Ｍ４
の上に存在する金属膜５はシリサイド膜にはならない、
つまり多結晶シリコン膜３と接触している金属膜５が熱
処理により１部または全部シリサイド膜となる。
次に第１図（ｇｌに示すように高抵抗部の領域の金属膜
５を選択的にエツチング除去する。この金属膜のエツチ
ング方法として、ドライエツチングとウニ、トエッチン
グ方法がある。このエツチングのストッパーとして絶縁
膜４がある。
５を選択的にエツチング除去する。この金属膜のエツチ
ング方法として、ドライエツチングとウニ、トエッチン
グ方法がある。このエツチングのストッパーとして絶縁
膜４がある。
次に第１図（ｈｌに示すように配線層を形成する。
この時高抵抗部と低抵抗部を別々にパターニングし、そ
れぞれ独立に配線を形成しても良いが、般にパターニン
グの工程を少なくするために、１回のパターニングで高
抵抗部と低抵抗部の配線を同時に形成する。従って、金
属膜／Ｐｏ１ｙＳｉｌｌ、金ｒ／Ｉ＆ＷＩ４／絶縁膜／
Ｐｏ１ｙＳｉおよび絶縁膜／Ｐｏ１ｙＳｉの３種類の構
造のものを同時にエツチングする。またエツチングの工
程の前に、金属膜を除去した領域の絶縁膜４を選択的に
エツチング除去しておけば、金属膜／Ｐｏ１ｙＳｔ膜、
金属ｗＡ／絶縁膜／Ｐｏ１ｙＳｉ膜およびＰｏｌｙＳｉ
ｌｇの３種類の構造のエツチングとなる。
れぞれ独立に配線を形成しても良いが、般にパターニン
グの工程を少なくするために、１回のパターニングで高
抵抗部と低抵抗部の配線を同時に形成する。従って、金
属膜／Ｐｏ１ｙＳｉｌｌ、金ｒ／Ｉ＆ＷＩ４／絶縁膜／
Ｐｏ１ｙＳｉおよび絶縁膜／Ｐｏ１ｙＳｉの３種類の構
造のものを同時にエツチングする。またエツチングの工
程の前に、金属膜を除去した領域の絶縁膜４を選択的に
エツチング除去しておけば、金属膜／Ｐｏ１ｙＳｔ膜、
金属ｗＡ／絶縁膜／Ｐｏ１ｙＳｉ膜およびＰｏｌｙＳｉ
ｌｇの３種類の構造のエツチングとなる。
一般に絶縁膜のエンチングは最も困難であるから、工程
（ｅｌにおいて高濃度の不純物ドーピングの時に高抵抗
のＰｏ１ｙＳｉ膜に不純物がドーピングされない最小限
の絶縁膜の厚みと、工程（［１において、金属膜のエツ
チングの時のストッパーとなるに適当な最小限の絶縁膜
の厚みとのどちらも満足する最小限の厚みを有していれ
ば、絶縁膜４の厚みは薄い方が望ましい。
（ｅｌにおいて高濃度の不純物ドーピングの時に高抵抗
のＰｏ１ｙＳｉ膜に不純物がドーピングされない最小限
の絶縁膜の厚みと、工程（［１において、金属膜のエツ
チングの時のストッパーとなるに適当な最小限の絶縁膜
の厚みとのどちらも満足する最小限の厚みを有していれ
ば、絶縁膜４の厚みは薄い方が望ましい。
次に第１図＋１１に示すように、熱処理を施すと、Ｐｏ
１ｙＳｉ膜と接触している金属膜は一部あるいは全部が
シリサイド膜となる。もちろん、この熱処理はこの後の
種々の工程で取られる熱処理と兼用できる。
１ｙＳｉ膜と接触している金属膜は一部あるいは全部が
シリサイド膜となる。もちろん、この熱処理はこの後の
種々の工程で取られる熱処理と兼用できる。
次に第２図で平面的にみた本発明の実施例について述べ
る。第２図ｆａ）は第１図＋１１で述べた絶縁膜４の領
域１１を示す、第２図（ｂｌは第１図（幻に対応し、金
属膜をエツチングする領域１２を示す、ここで重要なこ
とは、高抵抗部の配線をエツチングした時に、その高抵
抗部の配線が金属膜で導通しないように第２図色）の金
属膜をエツチングする領域を決めなければならない、第
２図（Ｃ１は第１図ｆｈｌまたは第１図（１）に対応す
る。第２図ｆｃｌに示すように金属膜／Ｐｏ１ｙＳｊ膜
配＊１４とＰｏ１ｙＳｉ抵抗体の配線１３は連続してつ
ながっている。
る。第２図ｆａ）は第１図＋１１で述べた絶縁膜４の領
域１１を示す、第２図（ｂｌは第１図（幻に対応し、金
属膜をエツチングする領域１２を示す、ここで重要なこ
とは、高抵抗部の配線をエツチングした時に、その高抵
抗部の配線が金属膜で導通しないように第２図色）の金
属膜をエツチングする領域を決めなければならない、第
２図（Ｃ１は第１図ｆｈｌまたは第１図（１）に対応す
る。第２図ｆｃｌに示すように金属膜／Ｐｏ１ｙＳｊ膜
配＊１４とＰｏ１ｙＳｉ抵抗体の配線１３は連続してつ
ながっている。
以上のようにして形成されたＰｏ１ｙＳｉ膜の抵抗体は
金属膜／Ｐｏ１ｙＳｉ膜配線と連続して形成されるので
、精度の高い抵抗体となる。
金属膜／Ｐｏ１ｙＳｉ膜配線と連続して形成されるので
、精度の高い抵抗体となる。
尚、第１図（幻の金属膜を除去する工程は第１図色）の
後に行っても良い。
後に行っても良い。
この発明は以上説明したように、金属膜／Ｐｏ１ｙＳｉ
膜と高抵抗Ｐｏ１ｙＳｉ配線が１つの連続した配線とな
るδで、従来の２層配線構造をとらなくとも１層構造で
高抵抗Ｐｏ１ｙＳｉ配線と金属膜／Ｐｏ１ｙＳｉ膜配線
が形成できる。また微細な配線パターンも形成できるの
で、精度の高いＰｏ１ｙＳｉ抵抗体が形成される。また
金属膜を使用しているので、配線抵抗を小さくできると
いう効果もある。
膜と高抵抗Ｐｏ１ｙＳｉ配線が１つの連続した配線とな
るδで、従来の２層配線構造をとらなくとも１層構造で
高抵抗Ｐｏ１ｙＳｉ配線と金属膜／Ｐｏ１ｙＳｉ膜配線
が形成できる。また微細な配線パターンも形成できるの
で、精度の高いＰｏ１ｙＳｉ抵抗体が形成される。また
金属膜を使用しているので、配線抵抗を小さくできると
いう効果もある。
第１図（ａｌ〜＋１１はこの発明の半導体装置の製造方
法の工程順を示す断面図、第２図［ａｌ〜（Ｃ１はこの
発明の半導体装置の製造方法の工程順を示す平面図、第
３図は従来の高抵抗部と低抵抗配線を有するＰｏ１ｙＳ
ｉ［線を示す断面図、第４図は従来の金属膜／Ｐｏ１ｙ
Ｓ＋膜層と高抵抗のＰｏ１ｙＳｉ抵抗体の２層配線から
なる半導体装置の断面図である。 １、２１．３１・・・半導体基板 ２、２２．３２・・・絶縁膜 ３ ・・・・１ｏｌｙｓｉ膜 ４・・・・・絶縁膜 ５・・・・・金属膜 ３′ ・・・・高濃度ドーピングされたＰｏ１ｙＳｉ膜
以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助 平１ 図 第２図
法の工程順を示す断面図、第２図［ａｌ〜（Ｃ１はこの
発明の半導体装置の製造方法の工程順を示す平面図、第
３図は従来の高抵抗部と低抵抗配線を有するＰｏ１ｙＳ
ｉ［線を示す断面図、第４図は従来の金属膜／Ｐｏ１ｙ
Ｓ＋膜層と高抵抗のＰｏ１ｙＳｉ抵抗体の２層配線から
なる半導体装置の断面図である。 １、２１．３１・・・半導体基板 ２、２２．３２・・・絶縁膜 ３ ・・・・１ｏｌｙｓｉ膜 ４・・・・・絶縁膜 ５・・・・・金属膜 ３′ ・・・・高濃度ドーピングされたＰｏ１ｙＳｉ膜
以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助 平１ 図 第２図
Claims (1)
- 多結晶シリコン膜の抵抗体を有する半導体装置におい
て、多結晶シリコン膜を形成する工程と、前記多結晶シ
リコン膜に不純物をドーピングして高抵抗の多結晶シリ
コン膜を形成する工程と、将来高抵抗配線となる多結晶
シリコン膜の領域を絶縁膜で覆う工程と、前記絶縁膜で
覆われた領域以外の多結晶シリコン膜にさらに不純物を
ドーピングして低い抵抗の多結晶シリコン膜を形成する
工程と、金属膜を形成する工程と、将来高抵抗配線とな
る多結晶シリコン膜の領域の上の金属膜を選択的に除去
する工程と、配線パターンを形成する工程とを含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2143027A JPH0434966A (ja) | 1990-05-30 | 1990-05-30 | 半導体装置の製造方法 |
| US07/731,170 US5185285A (en) | 1990-05-30 | 1991-05-30 | Method of producing polycrystalline silicon resistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2143027A JPH0434966A (ja) | 1990-05-30 | 1990-05-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0434966A true JPH0434966A (ja) | 1992-02-05 |
Family
ID=15329207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2143027A Pending JPH0434966A (ja) | 1990-05-30 | 1990-05-30 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5185285A (ja) |
| JP (1) | JPH0434966A (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5273924A (en) * | 1991-08-30 | 1993-12-28 | Micron Technology, Inc. | Method for forming an SRAM by minimizing diffusion of conductivity enhancing impurities from one region of a polysilicon layer to another region |
| FR2681978B1 (fr) * | 1991-09-26 | 1993-12-24 | Sgs Thomson Microelectronics Sa | Resistance de precision et procede de fabrication. |
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