JPH04371014A - ラッチ回路 - Google Patents
ラッチ回路Info
- Publication number
- JPH04371014A JPH04371014A JP3174589A JP17458991A JPH04371014A JP H04371014 A JPH04371014 A JP H04371014A JP 3174589 A JP3174589 A JP 3174589A JP 17458991 A JP17458991 A JP 17458991A JP H04371014 A JPH04371014 A JP H04371014A
- Authority
- JP
- Japan
- Prior art keywords
- data
- clock
- register
- strobe
- input
- Prior art date
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- Granted
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- 230000000630 rising effect Effects 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 4
- 238000013481 data capture Methods 0.000 description 2
- 238000003708 edge detection Methods 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は電子機器等に用いられる
ラッチ回路に関する。
ラッチ回路に関する。
【０００２】
【従来の技術】従来、シリアル型のラッチ回路は、デー
タをクロックに同期して１ビットずつ入力し、このデー
タを一時シフトレジスタ等のバッファに蓄積した後、ス
トローブ信号によってバッファのデータをレジスタに転
送して保持するようにしたものがある。
タをクロックに同期して１ビットずつ入力し、このデー
タを一時シフトレジスタ等のバッファに蓄積した後、ス
トローブ信号によってバッファのデータをレジスタに転
送して保持するようにしたものがある。
【０００３】一例として８ビットデータをラッチする従
来のラッチ回路を図４に示す。データはクロックのタイ
ミングに従って１ビットずつ直列にシフトレジスタ１０
０に入力され、入力されたデータが８ビットになった時
点で８ビットを一単位として並列にレジスタ１１０に入
力される。又、図４に示すレジスタ１１０にＤ型フリッ
プフロップ回路（以下「Ｄ−ＦＦ」という。）を用いた
一例を図６に示す。図６において、従来のラッチ回路は
クロックをクロック端子ＣＫに入力し、データ及び前段
のＱ出力を端子Ｄに入力する８個のＤ−ＦＦ１０１乃至
１０８からなるシフトレジスタ１００と、クロック端子
ＣＫにストローブ信号を入力し、シフトレジスタ１００
の各Ｄ−ＦＦ１０１乃至１０８のＱ出力を端子Ｄに入力
する８個のＤ−ＦＦ１１１乃至１１８と、各Ｄ−ＦＦ１
１１乃至１１８のＱ出力を反転するインバータ１２１乃
至１２８からなるレジスタ１１０とにより構成される。
来のラッチ回路を図４に示す。データはクロックのタイ
ミングに従って１ビットずつ直列にシフトレジスタ１０
０に入力され、入力されたデータが８ビットになった時
点で８ビットを一単位として並列にレジスタ１１０に入
力される。又、図４に示すレジスタ１１０にＤ型フリッ
プフロップ回路（以下「Ｄ−ＦＦ」という。）を用いた
一例を図６に示す。図６において、従来のラッチ回路は
クロックをクロック端子ＣＫに入力し、データ及び前段
のＱ出力を端子Ｄに入力する８個のＤ−ＦＦ１０１乃至
１０８からなるシフトレジスタ１００と、クロック端子
ＣＫにストローブ信号を入力し、シフトレジスタ１００
の各Ｄ−ＦＦ１０１乃至１０８のＱ出力を端子Ｄに入力
する８個のＤ−ＦＦ１１１乃至１１８と、各Ｄ−ＦＦ１
１１乃至１１８のＱ出力を反転するインバータ１２１乃
至１２８からなるレジスタ１１０とにより構成される。
【０００４】このラッチ回路は、図５のタイミングチャ
ートに示すように、クロックの立上り毎にデータを１ビ
ットずつシフトレジスタ１００にシフトインし、データ
が８ビット分シフトインしたときに、ストローブの立上
りにより、シフトレジスタ１００の内容をレジスタ１１
０にラッチし、このレジスタ１１０にラッチしたデータ
を並列に出力する。
ートに示すように、クロックの立上り毎にデータを１ビ
ットずつシフトレジスタ１００にシフトインし、データ
が８ビット分シフトインしたときに、ストローブの立上
りにより、シフトレジスタ１００の内容をレジスタ１１
０にラッチし、このレジスタ１１０にラッチしたデータ
を並列に出力する。
【０００５】
【発明が解決しようとする課題】しかしながら、前述し
たラッチ回路は、データライン、クロックライン、スト
ローブラインの３本の制御線を必要とする。一方、制御
線は少ないほど望ましく、又クロックラインにパルス性
ノイズが印加された場合、このノイズをクロックとして
シフトレジスタに誤ったデータをシフトインすることが
あり、更にストローブラインにパルス性ノイズが印加さ
れると、この誤ったシフトレジスタのデータがラッチさ
れて出力される。
たラッチ回路は、データライン、クロックライン、スト
ローブラインの３本の制御線を必要とする。一方、制御
線は少ないほど望ましく、又クロックラインにパルス性
ノイズが印加された場合、このノイズをクロックとして
シフトレジスタに誤ったデータをシフトインすることが
あり、更にストローブラインにパルス性ノイズが印加さ
れると、この誤ったシフトレジスタのデータがラッチさ
れて出力される。
【０００６】
【課題を解決するための手段】本発明は上記の課題を解
決するため、クロックの立上り及び立下りとデータに基
づいてバッファへのデータ取込み用クロック及びバッフ
ァからレジスタへの転送を許可するストローブを生成す
る手段を設けた。この場合、クロックの立上り時及び立
下り時のデータの論理レベルが異なることを条件とする
ことができる。
決するため、クロックの立上り及び立下りとデータに基
づいてバッファへのデータ取込み用クロック及びバッフ
ァからレジスタへの転送を許可するストローブを生成す
る手段を設けた。この場合、クロックの立上り時及び立
下り時のデータの論理レベルが異なることを条件とする
ことができる。
【０００７】
【作用】クロック及びデータに基づいてシフトイン用の
クロック及びストローブを生成するので、クロックライ
ン及びデータラインの２本のラインで済ませることがで
き、制御線を設ける必要がなくなる。又、クロックの立
上り時及び立下り時のデータの論理レベルが異なること
を条件とすることにより、ノイズの影響を受けにくくす
ることができる。
クロック及びストローブを生成するので、クロックライ
ン及びデータラインの２本のラインで済ませることがで
き、制御線を設ける必要がなくなる。又、クロックの立
上り時及び立下り時のデータの論理レベルが異なること
を条件とすることにより、ノイズの影響を受けにくくす
ることができる。
【０００８】
【実施例】以下、本発明の実施例について添付図面を参
照しながら説明する。図１は本発明に係るラッチ回路の
一例の構成図、図２は同ラッチ回路の立下り検出回路の
一例の回路図、図３は同ラッチ回路の動作を示すタイミ
ングチャートである。
照しながら説明する。図１は本発明に係るラッチ回路の
一例の構成図、図２は同ラッチ回路の立下り検出回路の
一例の回路図、図３は同ラッチ回路の動作を示すタイミ
ングチャートである。
【０００９】図１において、本発明に係るラッチ回路は
、データを蓄積するバッファであるシフトレジスタ１と
、このシフトレジスタ１に蓄積されたデータを取込んで
保持するレジスタ２と、データ及びクロックから前記シ
フトレジスタ１のクロック端子ＣＬＫに入力するデータ
取込み用クロック及び前記レジスタ２のクロック端子Ｃ
ＬＫに入力するデータ転送許可用ストローブを生成する
クロック・ストローブ生成回路３とにより構成される。 尚、シフトレジスタ１及びレジスタ２は従来のレジスタ
（図６参照）と同じ構成である。
、データを蓄積するバッファであるシフトレジスタ１と
、このシフトレジスタ１に蓄積されたデータを取込んで
保持するレジスタ２と、データ及びクロックから前記シ
フトレジスタ１のクロック端子ＣＬＫに入力するデータ
取込み用クロック及び前記レジスタ２のクロック端子Ｃ
ＬＫに入力するデータ転送許可用ストローブを生成する
クロック・ストローブ生成回路３とにより構成される。 尚、シフトレジスタ１及びレジスタ２は従来のレジスタ
（図６参照）と同じ構成である。
【００１０】クロック・ストローブ生成回路３は、Ｄ−
ＦＦ１１のクロック端子ＣＬＫにクロックを入力し、端
子Ｄにデータを入力し、イクスクルーシブ−オア回路（
以下「ＥＸ−ＯＲ」という。）１２にはデータを直接入
力するとともにＤ−ＦＦ１１のＱ出力を直接入力し、ア
ンド回路（以下「ＡＮＤ」という。）１３にはデータを
直接入力するとともに反転回路１４を介してＤ−ＦＦ１
１のＱ出力を入力し、ＡＮＤ１５にはデータを反転回路
１６を介して入力するとともにＤ−ＦＦ１１のＱ出力を
直接入力している。
ＦＦ１１のクロック端子ＣＬＫにクロックを入力し、端
子Ｄにデータを入力し、イクスクルーシブ−オア回路（
以下「ＥＸ−ＯＲ」という。）１２にはデータを直接入
力するとともにＤ−ＦＦ１１のＱ出力を直接入力し、ア
ンド回路（以下「ＡＮＤ」という。）１３にはデータを
直接入力するとともに反転回路１４を介してＤ−ＦＦ１
１のＱ出力を入力し、ＡＮＤ１５にはデータを反転回路
１６を介して入力するとともにＤ−ＦＦ１１のＱ出力を
直接入力している。
【００１１】一方クロックを立下り検出回路１７に入力
して、クロックの立下りを検出する。この立下り検出回
路１７は、図２に示すように、クロックを反転回路１８
で反転した信号と、クロックを抵抗１９及びコンデンサ
２０からなる回路を介して生成した信号とをＡＮＤ２１
に入力して、クロックの立下りでパルスＳ４を出力する
。
して、クロックの立下りを検出する。この立下り検出回
路１７は、図２に示すように、クロックを反転回路１８
で反転した信号と、クロックを抵抗１９及びコンデンサ
２０からなる回路を介して生成した信号とをＡＮＤ２１
に入力して、クロックの立下りでパルスＳ４を出力する
。
【００１２】そして、ＥＸ−ＯＲ１２の出力を反転回路
１２ａで反転したパルスＳ１をＡＮＤ２３に、ＡＮＤ１
３の出力パルスＳ２をＡＮＤ２４に、ＡＮＤ１５の出力
パルスをＡＮＤ２５夫々の一方に入力し、前記ＡＮＤ２
３乃至２５には立下り検出回路１７からのパルスＳ４を
夫々の他方に入力している。
１２ａで反転したパルスＳ１をＡＮＤ２３に、ＡＮＤ１
３の出力パルスＳ２をＡＮＤ２４に、ＡＮＤ１５の出力
パルスをＡＮＤ２５夫々の一方に入力し、前記ＡＮＤ２
３乃至２５には立下り検出回路１７からのパルスＳ４を
夫々の他方に入力している。
【００１３】更に、ＡＮＤ２４の出力パルスＳ６をＳ−
Ｒ型フリップフロップ回路２６（以下「Ｓ−ＲＦＦ」と
いう。）のセット端子Ｓに入力し、ＡＮＤ２５の出力パ
ルスをＳ−ＲＦＦ２６のリセット端子Ｒに入力して、こ
のＳ−ＲＦＦ２６のＱ出力であるパルスＳ８とＡＮＤ２
３の出力パルスＳ５とをＡＮＤ２７に入力して、このＡ
ＮＤ２７の出力をクロックとしてシフトレジスタ１のク
ロック端子ＣＬＫに入力している。又、ＡＮＤ２５の出
力パルスＳ７をストローブとしてレジスタ２のクロック
端子ＣＬＫに入力している。
Ｒ型フリップフロップ回路２６（以下「Ｓ−ＲＦＦ」と
いう。）のセット端子Ｓに入力し、ＡＮＤ２５の出力パ
ルスをＳ−ＲＦＦ２６のリセット端子Ｒに入力して、こ
のＳ−ＲＦＦ２６のＱ出力であるパルスＳ８とＡＮＤ２
３の出力パルスＳ５とをＡＮＤ２７に入力して、このＡ
ＮＤ２７の出力をクロックとしてシフトレジスタ１のク
ロック端子ＣＬＫに入力している。又、ＡＮＤ２５の出
力パルスＳ７をストローブとしてレジスタ２のクロック
端子ＣＬＫに入力している。
【００１４】以上のように構成したラッチ回路において
は、データとクロックに基づいて、（１）クロックの立
上り時及び立下り時ともにデータがハイレベル（以下「
Ｈレベル」という。）であれば、論理「１」、（２）ク
ロックの立上り時及び立下り時ともにデータがローレベ
ル（以下「Ｌレベル」という。）であれば、論理「０」
、（３）クロック立上り時にデータがＬレベルで、クロ
ック立下り時にデータがＨレベルであれば、「データ開
始」、（４）クロック立上り時にデータがＨレベルで、
クロック立下り時にデータがＬレベルであれば、「デー
タ終了でレジスタへの転送（ストローブ）」としている
。尚、データ開始とは、以後のデータ（論理１又は０）
のシフトイン開始を意味し、これ以前及びデータ終了後
はシフトインを行わない。
は、データとクロックに基づいて、（１）クロックの立
上り時及び立下り時ともにデータがハイレベル（以下「
Ｈレベル」という。）であれば、論理「１」、（２）ク
ロックの立上り時及び立下り時ともにデータがローレベ
ル（以下「Ｌレベル」という。）であれば、論理「０」
、（３）クロック立上り時にデータがＬレベルで、クロ
ック立下り時にデータがＨレベルであれば、「データ開
始」、（４）クロック立上り時にデータがＨレベルで、
クロック立下り時にデータがＬレベルであれば、「デー
タ終了でレジスタへの転送（ストローブ）」としている
。尚、データ開始とは、以後のデータ（論理１又は０）
のシフトイン開始を意味し、これ以前及びデータ終了後
はシフトインを行わない。
【００１５】このラッチ回路の動作は、図３（ａ）及び
（ｂ）に示すように、データとクロックが入力されると
、期間Ｔ０乃至Ｔ１は「データ開始」、期間Ｔ１乃至Ｔ
２は８ビットデータ（Ｄ０乃至Ｄ７）のシフトイン、期
間Ｔ２乃至Ｔ３はデータ終了によるレジスタへの転送」
となり、このときの各部の出力パルスＳ１乃至Ｓ９は同
図（ｃ）乃至（ｋ）に示すようになる。
（ｂ）に示すように、データとクロックが入力されると
、期間Ｔ０乃至Ｔ１は「データ開始」、期間Ｔ１乃至Ｔ
２は８ビットデータ（Ｄ０乃至Ｄ７）のシフトイン、期
間Ｔ２乃至Ｔ３はデータ終了によるレジスタへの転送」
となり、このときの各部の出力パルスＳ１乃至Ｓ９は同
図（ｃ）乃至（ｋ）に示すようになる。
【００１６】ここで、データが入力されたときにＡＮＤ
１３から出力されるパルスＳ２を入力するＡＮＤ２４か
らは、クロックの立下りで立下り検出回路１７から出力
されるパルスＳ４が入力されたときに、即ち「データの
開始」でパルスＳ６が出力され、このパルスＳ６によっ
てＳ−ＲＦＦ２６がセットされてパルスＳ８が以後「デ
ータ終了」までの間「Ｈ」になり、これによってＥＸ−
ＯＲ１２の出力パルスＳ１をゲート信号とするＡＮＤ２
３からはクロックの立下り毎にパルスＳ５を出力し、こ
のパルスＳ５がＡＮＤ２７を介してデータ取込み用クロ
ックＳ９としてシフトレジスタ１に入力されて、データ
の取込みが行われる。
１３から出力されるパルスＳ２を入力するＡＮＤ２４か
らは、クロックの立下りで立下り検出回路１７から出力
されるパルスＳ４が入力されたときに、即ち「データの
開始」でパルスＳ６が出力され、このパルスＳ６によっ
てＳ−ＲＦＦ２６がセットされてパルスＳ８が以後「デ
ータ終了」までの間「Ｈ」になり、これによってＥＸ−
ＯＲ１２の出力パルスＳ１をゲート信号とするＡＮＤ２
３からはクロックの立下り毎にパルスＳ５を出力し、こ
のパルスＳ５がＡＮＤ２７を介してデータ取込み用クロ
ックＳ９としてシフトレジスタ１に入力されて、データ
の取込みが行われる。
【００１７】又、データを反転回路１６を介して入力す
るとともにＤ−ＦＦ１１のＱ出力を入力するＡＮＤ１５
の出力パルスＳ３は、データの立下りで「Ｈ」になりク
ロックの立上りで「Ｌ」になるので、このパルスＳ３は
データの終了時の立下りで「Ｈ」になって以後クロック
が入力されないことによってその状態を継続してＡＮＤ
２５を開状態にするので、最後のクロックの立下り時に
パルスＳ４がＡＮＤ２５からパルスＳ７として出力され
てレジスタ２にストローブとして入力され、シフトレジ
スタ１からレジスタ２へのデータの転送が行われる。
るとともにＤ−ＦＦ１１のＱ出力を入力するＡＮＤ１５
の出力パルスＳ３は、データの立下りで「Ｈ」になりク
ロックの立上りで「Ｌ」になるので、このパルスＳ３は
データの終了時の立下りで「Ｈ」になって以後クロック
が入力されないことによってその状態を継続してＡＮＤ
２５を開状態にするので、最後のクロックの立下り時に
パルスＳ４がＡＮＤ２５からパルスＳ７として出力され
てレジスタ２にストローブとして入力され、シフトレジ
スタ１からレジスタ２へのデータの転送が行われる。
【００１８】この場合、Ｓ−ＲＦＦ２６のＱ出力である
パルスＳ８は「データ開始」から「データ終了」までの
間Ｈレベルを保持し、それ以外の期間はシフトレジスタ
１へクロックが入らないようにするためのゲート信号の
役目をし、これによってクロックラインへの外来ノイズ
の問題を防止できる。即ち、データ入力以外のとき（図
３のＴ０以前及びＴ３以後）においては、パルスＳ８は
「データの開始」（クロック立上り時にデータがＬレベ
ルで、クロック立下り時にデータがＨレベルという条件
）が揃わない限りＬレベルとなっているので、シフトレ
ジスタへのデータ取込み用クロックが発生して、データ
が取込まれることはなくなる。
パルスＳ８は「データ開始」から「データ終了」までの
間Ｈレベルを保持し、それ以外の期間はシフトレジスタ
１へクロックが入らないようにするためのゲート信号の
役目をし、これによってクロックラインへの外来ノイズ
の問題を防止できる。即ち、データ入力以外のとき（図
３のＴ０以前及びＴ３以後）においては、パルスＳ８は
「データの開始」（クロック立上り時にデータがＬレベ
ルで、クロック立下り時にデータがＨレベルという条件
）が揃わない限りＬレベルとなっているので、シフトレ
ジスタへのデータ取込み用クロックが発生して、データ
が取込まれることはなくなる。
【００１９】又、クロックラインにノイズが入った場合
、「データの開始」はクロック立上り時にデータがＬレ
ベルで、クロック立下り時にデータがＨレベルという条
件が満たされる必要があるが、ノイズは瞬間的なパルス
であるため、このノイズの立上り及び立下り時にはデー
タのレベルは同一になるから、ノイズによって「データ
開始」が設定されることは殆どない。同様に、「データ
の終了及びレジスタへのラッチ」はクロック立上り時に
データがＨレベルで、クロック立下り時にデータがＬレ
ベルという条件が満たされる必要があるが、ノイズは瞬
間的なパルスであるため、このノイズの立上り及び立下
り時にはデータのレベルは同一になるから、ノイズによ
って「データ終了及びレジスタへのラッチ」が設定され
る（ストローブがレジスタに出力される。）ことも殆ど
なく、ノイズにより誤ったデータがシフトレジスタにシ
フトインされても、そのデータがレジスタにラッチされ
ることは殆どなくなる。
、「データの開始」はクロック立上り時にデータがＬレ
ベルで、クロック立下り時にデータがＨレベルという条
件が満たされる必要があるが、ノイズは瞬間的なパルス
であるため、このノイズの立上り及び立下り時にはデー
タのレベルは同一になるから、ノイズによって「データ
開始」が設定されることは殆どない。同様に、「データ
の終了及びレジスタへのラッチ」はクロック立上り時に
データがＨレベルで、クロック立下り時にデータがＬレ
ベルという条件が満たされる必要があるが、ノイズは瞬
間的なパルスであるため、このノイズの立上り及び立下
り時にはデータのレベルは同一になるから、ノイズによ
って「データ終了及びレジスタへのラッチ」が設定され
る（ストローブがレジスタに出力される。）ことも殆ど
なく、ノイズにより誤ったデータがシフトレジスタにシ
フトインされても、そのデータがレジスタにラッチされ
ることは殆どなくなる。
【００２０】このように、クロックの立上り及び立下り
時のデータのレベルが異なることをもって、「データの
開始」と「データの終了及びレジスタへのラッチ」とい
う動作をするようにしているので、ノイズの影響を極め
て受けにくくなる。
時のデータのレベルが異なることをもって、「データの
開始」と「データの終了及びレジスタへのラッチ」とい
う動作をするようにしているので、ノイズの影響を極め
て受けにくくなる。
【００２１】
【発明の効果】以上説明したように本発明によれば、ク
ロック及びデータに基づいてシフトイン用のクロック及
びストローブを生成するようにしたので、クロックライ
ン及びデータラインの２本の制御線で済むようになり、
制御線の本数を削減することができる。又、クロックの
立上り時及び立下り時のデータの論理レベルが異なるこ
とを条件とすることにより、ノイズの影響を極めて受け
にくい回路を得ることができる。
ロック及びデータに基づいてシフトイン用のクロック及
びストローブを生成するようにしたので、クロックライ
ン及びデータラインの２本の制御線で済むようになり、
制御線の本数を削減することができる。又、クロックの
立上り時及び立下り時のデータの論理レベルが異なるこ
とを条件とすることにより、ノイズの影響を極めて受け
にくい回路を得ることができる。
【図１】本発明に係るラッチ回路の一例の構成図である
。
。
【図２】同ラッチ回路の立下り検出回路の一例の回路図
である。
である。
【図３】同ラッチ回路のタイミングチャートである。
【図４】従来のラッチ回路の一例の構成図である。
【図５】同回路のタイミングチャートである。
【図６】同回路の一例の具体的構成図である。
１…シフトレジスタ、２…レジスタ、３…クロック・ス
トローブ生成回路、１１…Ｄ型フリップフロップ回路、
１２…イクスクルーシブオア回路、１３、１５、２３〜
２５、２７…アンド回路、１７…立下り検出回路、２６
…Ｓ−Ｒ型フリップフロップ回路。
トローブ生成回路、１１…Ｄ型フリップフロップ回路、
１２…イクスクルーシブオア回路、１３、１５、２３〜
２５、２７…アンド回路、１７…立下り検出回路、２６
…Ｓ−Ｒ型フリップフロップ回路。
Claims (2)
- 【請求項１】 クロックに同期してデータをシリアル
形式で入力し、そのデータをバッファに蓄積した後にレ
ジスタにラッチするラッチ回路において、前記クロック
の立上り及び立下りとデータに基づいて前記バッファへ
のデータ取込み用クロック及びバッファからレジスタへ
の転送を許可するストローブを生成する手段を設けたこ
とを特徴とするラッチ回路。 - 【請求項２】 クロックの立上り及び立下り時データ
の論理レベルが異なることを条件としてバッファへのデ
ータ取込み用クロック及びバッファからレジスタへの転
送を許可するストローブを生成することを特徴とする請
求項１記載のラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3174589A JP2541883B2 (ja) | 1991-06-19 | 1991-06-19 | ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3174589A JP2541883B2 (ja) | 1991-06-19 | 1991-06-19 | ラッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04371014A true JPH04371014A (ja) | 1992-12-24 |
| JP2541883B2 JP2541883B2 (ja) | 1996-10-09 |
Family
ID=15981209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3174589A Expired - Lifetime JP2541883B2 (ja) | 1991-06-19 | 1991-06-19 | ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2541883B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01228017A (ja) * | 1988-03-08 | 1989-09-12 | Victor Co Of Japan Ltd | ディジタル信号処理方法 |
-
1991
- 1991-06-19 JP JP3174589A patent/JP2541883B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01228017A (ja) * | 1988-03-08 | 1989-09-12 | Victor Co Of Japan Ltd | ディジタル信号処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2541883B2 (ja) | 1996-10-09 |
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