JPH043713B2

JPH043713B2 -

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Publication number: JPH043713B2
Application number: JP59013049A
Authority: JP
Priority date: 1984-01-27
Filing date: 1984-01-27
Publication date: 1992-01-24
Also published as: JPS60157383A

Description

【発明の詳細な説明】産業上の利用分野本発明は映像信号処理装置に係り、特にデイジ
タルビデオ信号をメモリに書き込み又は読み出す
に際して、水平同期パルスと垂直同期パルスとに
基づいてアドレス信号の基準信号を生成する映像
信号処理装置に関する。

従来技術とその問題点ヘリカルスキヤンニング方式VTRにおいて、
記録済磁気テープを記録時とは異なるテープ走行
速度で走行（又は停止）せしめてその既記録映像
信号を再生する変速再生時には、テープ・ヘツド
間相対速度が記録時と異なるために、ヘツド走査
軌跡は記録トラツク跡とは異なる傾斜で描かれる
ことは周知の通りである。このため、相隣るトラ
ツクが互いにアジマス角度の異なるギヤツプを有
する回転ヘツドにより夫々記録形成されており、
トラツク間にはガードバンドが無く又は極めて小
なるガードバンドしか形成されていないトラツク
パターンの磁気テープの変速再生時には、再生回
転ヘツドが１トラツク走査期間当り、自己と同一
のアジマス角度のギヤツプを有する回転ヘツドで
記録されたトラツクと、異なるアジマス角度のギ
ヤツプを有する回転ヘツドで記録されたトラツク
（逆トラツク）とを夫々交互に横切つて走査する
こととなり、このため逆トラツク走査時にはアジ
マス損失効果により再生信号レベルが極めて小と
なりＳ／Ｎ比が悪化することとなる。同様に、相
隣るトラツク間に充分な一定幅のガードバンドが
形成されているトラツクパターンの磁気テープの
変速再生時にも１トラツク走査期間当りガードバ
ンドを１回以上横切るため、そのガードバンド走
査時に再生信号レベルが極めて小となりＳ／Ｎ比
が悪化する。

そこで、本出願人は先に昭和59年１月18日付提
出の特許出願（発明の名称「映像信号処理装置」）
にて、変速再生時などで再生FM信号レベルが極
めて小となつた区間は、メモリから読み出した１
トラツク走査期間前の略同等区間の再生複合映像
信号に置き換える映像信号処理装置を提案した。
この提案装置では再生複合映像信号をAD変換器
を通してメモリに書き込み、又はメモリから１ト
ラツク走査期間前の再生複合映像信号のデイジタ
ルビデオ信号を読み出すときには、水平同期パル
ス及び垂直同期パルスに基づきアドレス指令信号
を生成している。

しかるに、変速再生時には再生複合映像信号中
の水平同期パルスの周期に多少の誤差（時間差）
が生じる場合があり、またドロツプアウト等によ
り水平同期パルスや垂直同期パルスが欠落する場
合もあり、このためメモリの書き込み及び読み出
し動作が不安定となることがあるという問題点が
あつた。

そこで、本発明は入力複合映像信号の水平走査
周期を任意の間隔で計測し、校正することによ
り、上記の問題点を解決した映像信号処理装置を
提供することを目的とする。

問題点を解決するための手段本発明は、メモリのアドレス信号の基準信号を
生成する映像信号処理装置であつて、第１及び第
２のカウンタと、第１のカウンタの出力計数値に
基づいて該第１のカウンタのクリア時点数の、１
水平走査周期から第１の設定時間を差し引いた時
間経過した時点で１水平走査周期の第１のパルス
を生成出力すると共に、該クリア時点後の、１水
平走査周期から該第１の設定時間と等しいか又は
それよりも大なる第２の設定時間を差し引いた時
間経過した時点より該第１のカウンタが次にクリ
アされるまでの期間第２のパルスを生成出力する
ゲート回路手段と、前記第１のパルスに対して複
数の遅延時間を夫々付与して並列に出力する遅延
回路と、前記第２のパルスによりクリアされる前
記第２のカウンタの計数値を一時保持する保持手
段と、任意の一定周期のパルスを計数しその計数
値が上記保持手段の計数値と等しくなるようにそ
の計数方向が制御されると共に両者が等しくなつ
た時点で計数動作を停止する比較・計数手段と、
この比較・計数手段の計数値に応じて遅延時間の
異なる前記遅延回路の並列出力信号の−を選択出
力する選択回路と、第２のパルスの出力期間中の
み、入力水平同期パルスをゲート出力させて得た
パルスに基づいて略１水平走査周期毎に該第１の
カウンタをクリアすると共に、該水平同期パルス
の欠落時には該選択回路の出力パルスに基づいて
該カウンタをクリアする論理回路とよりなり、該
第１又は第２のパルスを前記基準信号として生成
出力するよう構成したものであり、以下図面共に
その一実施例について説明する。

実施例第１図は本発明装置の一実施例のブロツク系統
図を示す。同図中、入力端子１には再生複合カラ
ー映像信号が入来する。この再生複合カラー映像
信号は、例えば輝度信号は周波数変調（FM）さ
れ、搬送色信号は低域に周波数変換され、これら
両信号が周波数分割多重されて回転ヘツドにより
１本のトラツク宛１フイールドの割合で順次のト
ラツクに記録された磁気テープを変速再生し、そ
の再生信号中のFM輝度信号はFM復調し、低域
変換搬送色信号はもとの帯域へ周波数変換してこ
れらの両信号を多重して得た標準方式に略準拠し
た再生複合カラー映像信号である。また、上記の
変速再生は、アジマス記録再生方式のVTRに適
用した場合は、１トラツク走査期間（１フイール
ド）当り偶数トラツクピツチ分磁気テープが移動
するような速度で磁気テープを走行して（又は走
行を停止して）行なわれ、これにより少なくとも
或る回転ヘツドが逆トラツクを走査する区間の１
トラツク走査期間前の対応する区間では別の回転
ヘツドにより再生信号が正常に得られていた関係
になる。

入力端子１に入来した上記の再生複合カラー映
像信号は、増幅器２を経てAD変換器３に供給さ
れ、ここでアナログ−デイジタル変換されてデイ
ジタルビデオ信号とされた後バスラインコントロ
ーラ４及び第１のタイミング制御回路５に夫々供
給される。タイミング制御回路５はバスラインコ
ントローラ４の入力側と出力側の両方のデイジタ
ルビデオ信号と共に入力端子６より制御信号が供
給される。この制御信号は磁気テープを走査中の
回転ヘツドから再生されたFM輝度信号の振幅が
逆トラツク走査により一定値よりも小になつた期
間は例えばハイレベルとなり、この一定値以上の
期間はローレベルとなるように生成された２値信
号である。タイミング制御回路５は上記制御信号
に位相同期したパルスを出力端子７ａより第２の
タイミング制御回路８に出力する。

またタイミング制御回路５は出力端子７ｂより
等化パルス及び垂直同期パルスを除去した水平同
期パルスを出力してタイミング制御回路８へ供給
する一方、出力端子７ｃより垂直同期パルスを波
形整形して得たパルスを出力してアドレス信号発
生回路１０へ供給する。タイミング制御回路８は
上記端子７ａよりの信号に基づいて色副搬送波周
波数に管理されている信号を発生してバスライン
コントローラ４に供給してその切換制御を行なう
と共に、更にこの信号に基づいてメモリ９の読み
出し及び書き込みに必要な、CAS（カラムアドレ
スストローブ）信号、RAS（ロウアドレスストロ
ーブ）信号、WE（リード／ライトコントロール）
信号等を発生してメモリ９に供給し、かつ、アド
レス信号発生回路１０にも信号も出力する。アド
レス信号発生回路１０はアドレス信号を発生して
メモリ９に供給する。メモリ９は例えばランダ
ム・アクセス・メモリ（RAM）で、１フイール
ド分のデイジタルビデオ信号を蓄積できる記憶容
量を持つフイールドメモリであり、その読み出し
出力信号（デイジタルビデオ信号）はバスライン
コントローラ４に供給され、またバスラインコン
トローラ４より取り出されたデイジタルビデオ信
号を書き込む。

バスラインコントローラ４より選択出力された
デイジタルビデオ信号はタイミング制御回路５、
メモリ９及びDA変換器１１に夫々供給される。
DA変換器１１は入力デイジタルビデオ信号をデ
イジタル−アナログ変換してアナログ信号である
複合カラー映像信号に戻してそれを増幅器１２を
通して出力端子１３へ出力する。ここで、メモリ
９は通常はバスラインコントローラ４を介して供
給されるAD変換器３の出力デイジタルビデオ信
号を書き込んでいるが、変速再生を行なつている
回転ヘツドが逆トラツクを走査したときには前記
した如く少なくともその走査区間を含む期間はメ
モリ９が読み出し制御に切換えられると共に、バ
スラインコントローラ４がメモリ９より読み出さ
れた、１トラツク走査期間前の同等区間の再生デ
イジタルビデオ信号を選択出力するから、出力端
子１３の再生複合カラー映像信号は通常は現在磁
気テープを走査中の回転ヘツドにより再生された
現フイールドの再生複合カラー映像信号である
が、その逆トラツク走査期間は１トラツク走査期
間前に再生された異なるフイールド（現フイール
ドが奇数フイールドのときは偶数フイールド、偶
数フイールドのときは奇数フイールド）の対応す
る区間の再生複合カラー映像信号にすげ替えられ
ることとなる。これにより、逆トラツク走査時の
Ｓ／Ｎ比の悪化を防止することができる。

本発明は上記の装置において、タイミング制御
回路５の構成に特徴を有する映像信号処理装置で
ある。第２図はタイミング制御回路５の一実施例
の回路系統図を示す。同図中、入力端子１４に入
来したバスラインコントローラ４よりのデイジタ
ルビデオ信号は、水平同期パルス抽出回路１５及
び垂直同期パルス抽出回路１６に夫々供給され
る。なお、タイミング制御回路５はAD変換器３
よりのデイジタルビデオ信号がバスラインコント
ローラ４を通すことなく直接に供給される入力端
子及びその入力信号の処理回路も有しているが、
この処理回路は本発明とは直接の関係がないので
その説明及び図示を省略する。

水平同期パルス抽出回路１５は入力デイジタル
ビデオ信号のハイレベルをある時間、カウンタ等
で計測し、これにより映像信号との区別を行なつ
て水平同期パルスを弁別分離する回路構成である
ため、その出力端子には水平同期パルスの他に垂
直同期パルスと等化パルスも含まれている。この
水平同期パルス抽出回路１５の出力パルスは波形
整形回路１７によりその立上りエツジに同期して
立下る第３図に示す如き一定幅のパルスａに変換
される。上記パルスａは垂直同期パルス、等化パ
ルスに対応した期間では0.5H（Ｈは水平走査周
期）であり、また、時刻t₃では何らかの原因でパ
ルスが欠落しているものとする。

パルスａはNOR回路１８，１９を夫々通して
第１のカウンタ２０のクリア端子CLRに印加さ
れる。カウンタ２０は入力端子２１より入力され
るクロツクパルスを上記クリア後に計数し、その
ｎビツトの計数出力信号をゲート回路２２に供給
する。ゲート回路２２はカウンタ２０よりの計数
値が1H−t_Xなる時間を示す値となつた時にその
出力端子Ａより一定幅のパルスを出力し、かつ、
その出力端子Ｂよりパルスを出力する。これによ
り、ゲート回路２２の出力端子Ａからは第３図に
示すパルスｂが出力されて出力端子７ｂ（第１図
の７ｂと同じ）に出力される一方、シフトレジス
タ２５に供給される。またゲート回路２２の出力
端子Ｂからは第３図に示すパルスｃが取り出され
る。パルスｃはカウンタ２０がクリアされた時点
でローレベルとなるパルスで、インバータ２３を
介してNOR回路１８，２４に夫々供給される一
方、第２のカウンタ２６のクリア端子に供給され
る。

シフトレジスタ２５はパルスｂを入力端子２７
よりのクロツクパルス（シフトパルス）に従つて
順次シフトし、その複数の出力端子からクロツク
パルスの一周期の自然数倍の期間ずつ順次に遅延
されたパルスｂを出力してマルチプレクサ３２に
供給する。またカウンタ２６はパルスｃのローレ
ベル期間クリアされており、パルスｃのハイレベ
ル期間入力端子２７よりのクロツクパルスを計数
する。従つて、カウンタ２６の計数値はパルスｃ
のハイレベル期間の長さに対応した値を示してお
り、その計数値信号はラツチ回路２８に供給さ
れ、ここでパルス発生回路２９の出力パルスｄの
発生時点でラツチされる。パルス発生回路２９は
水平同期パルスａに基づいて1Hの任意の自然数
倍（又は垂直同期パルスに基づいて１フイールド
毎）の一定周期の極めて幅の狭いパルスを発生出
力する回路で、本実施例では一例として第３図に
ｄで示す如く水平同期パルスａに位相同期した
3H周期のパルスと、このパルスｄよりも第３図
に示す如くt_zなる時間遅延された3H周期のパル
スｆとを夫々発生出力する。

従つて、いま時刻t₁でローレベルの水平同期パ
ルスａが入来する直前のT₁（＝t_X）なる期間の長
さを示す計数値D₁が第３図にd₁で示すパルス発
生回路２９の出力パルスによりラツチ回路２８に
ラツチされる。これにより、ラツチ回路２８は
3H後にパルス発生回路２９よりパルスd₂が供給
されるまではその計数値D₁を保持し、パルスd₂
が入来した時点でその直前の第３図に示すパルス
ｃのハイレベル期間T₄の長さを示す計数値D₂を
保持し、以下上記と同様にして3H周期毎のパル
スｃのハイレベル期間の長さを示す計数値を更新
記憶する。これにより、ラツチ回路２８は第３図
にｅで示すデータ（計数値）を出力し、マグニチ
ユードコンパレータ（比較器）３０の第１の入力
端子に供給する。

一方、アツプダウンカウンタ３１は前記パルス
ｆをクロツク入力端子に印加される。アツプダウ
ンカウンタ３１の計数値は比較器３０の第２の入
力端子に印加される一方、マルチプレクサ３２に
印加される。比較器３０はラツチ回路２８よりの
計数値（これをＤとする）とアツプダウンカウン
タ３１よりの計数値（これをＥとする）の大小を
比較し、その比較の結果、その出力端子Ｘよりハ
イレベル（Ｄ＞Ｅのとき）又はローレベル（Ｄ＜
Ｅのとき）の信号を発生出力してカウンタ３１の
アツプダウンカウント制御端子Ｕ／Ｄに供給し、
その計数方向を制御すると共に、その出力端子Ｙ
よりハイレベル（Ｄ＝Ｅのとき）又はローレベル
（Ｄ≠Ｅのとき）の信号を発生出力してカウンタ
３１のイネーブル端子ENに供給する。

カウンタ３１は制御端子Ｕ／Ｄの入力信号がハ
イレベルのとき加算計数を行ない、ローレベルの
ときは減算計数を行なうように制御されるが、イ
ネーブル端子ENの入力信号がハイレベルのとき
にはインヒビツトとなり、計数を停止するよう構
成されているので、カウンタ３１はＤ≠Ｅのとき
はその大小に従つて計数方向が制御され、Ｄ＝Ｅ
のときにのみその計数動作が停止せしめられるこ
とになる。本実施例では、ラツチ回路２８のデー
タが3H毎にD₀、D₁、D₂、…というように書き換
えられ、それが比較器３０によりアツプダウンカ
ウンタ３１の計数値と大小が判定され、その比較
結果がアツプダウンカウンタ３１に帰還され、こ
れによりカウンタ３１の出力計数値が定まり、ア
ツプダウンカウンタ３１の計数値は3H毎に漸次
ラツチ回路２８の計数値方向へ収束していき、定
常状態ではラツチ回路２８の計数値に等しくな
る。

他方、マルチプレクサ３２はシフトレジスタ２
５の並列出力信号のうち、アツプダウンカウンタ
３１の出力計数値に応じて−の出力信号を選択出
力するよう構成されており、パルスｃのハイレベ
ル期間T₁の終了時刻t₁よりも、１クロツク周期分
遅延されたシフトレジスタ２５の出力パルスを選
択出力する。すなわち、マルチプレクサ３２によ
り、水平同期パルス間隔に応じてパルスｂは遅延
量（入力端子２７の入力クロツクパルス周期の自
然数倍）を自動的に可変制御されてマルチプレク
サ３２から取り出される。マルチプレクサ３２の
出力信号は第３図にｇで示す如きパルスになり、
このパルスｇは波形整形回路３３によりその立上
りエツジ部分に位相同期してローレベルとなる幅
の狭いパルスに変換された後NOR回路２４の一
方の入力端子に供給される。

さて、パルスａが入来する時刻t₁では、ゲート
回路２２の出力端子Ｂよりの出力パルスｃはカウ
ンタ２０がクリアされない状態ではt_Yよりもハイ
レベルの期間が大となるように設定されているか
ら、インバータ２３の出力信号はローレベルであ
つて、よつてNOR回路１８の出はハイレベルと
なる。また前記波形整形回路３３の出力パルスは
パルスｇの立上りエツジに位相同期してローレベ
ルとなり、通常はハイレベルであるから、時刻t₁
ではNOR回路２４の出力はローレベルである。
よつて、NOR回路１８，２４の出力パルスが供
給されるNOR回路１９の出力は時刻t₁ではロー
レベルとなり、カウンタ２０をクリアする。これ
により、ゲート回路２２の入力端子Ｂの出力パル
スｃは時刻t₁直後にローレベルとなり、NOR回
路１８の出力信号及びNOR回路１９の出力信号
は夫々極めてパルス幅の狭いパルスとなる。

ここで、前記時間t_Xを1Hに比し極めて小に選
定しておくことにより、0.5H間隔でパルスａが
入来した場合はゲート回路２２の出力端子Ｂの出
力はカウンタ２０のクリア後0.5H経過した時点
では依然ローレベルのままであるから、NOR回
路１８はパルスａを受付けず、その出力はローレ
ベルの状態が保持される。従つて、パルスａが
0.5H間隔で入来した場合には、そのパルス列は
１個おき毎にNOR回路１８によりその伝送が阻
止され、よつてカウンタ２０は1H周期でクリア
されることになる。従つて、パルスａが1H又は
0.5H周期で入来するときには、NOR回路１８の
出力は常に1H周期の正極性のパルスとなり、
NOR回路２４の出力は第３図にｈで示す如くロ
ーレベルであり、NOR回路１９の出力は1H周期
のパルスとなり、更に出力端子７ｂには第３図に
ｂで示す如き1H周期で、かつ、1H毎のパルスの
立下りよりもt_Xなる時間前に立上るパルスが取り
出される。

次にパルスａが時刻t₃で欠落した場合の動作に
つき説明するに、時刻t₃の1H前の時刻t₂に入来し
たパルスａにより、カウンタ２０がリセツトされ
ているので、時刻t₃よりt_Xなる時間前にゲート回
路２２の出力端子Ｂよりハイレベルのパルスｃが
取り出され、かつ、時刻t₃よりt_Xなる時間前にゲ
ート回路２２の出力端子Ａよりパルスｂが出力さ
れる。一方、アツプダウンカウンタ３１の計数値
はラツチ回路２８の出力計数値と等しいものとす
ると、マルチプレクサ３２からはパルスａが本来
入来すべき時刻t₃よりもシフトレジスタ２５の並
列出力信号のうち入力端子２７よりのクロツクパ
ルスの一周期分遅延された第３図に示すパルスg₁
が選択出力される。従つて、パルスａが本来入来
すべき時刻t₃で入来しなかつた場合は、NOR回
路１８の出力はローレベルのままであるが、この
場合にもその時刻t₃直後にパルスg₁が取り出さ
れ、その立上に部分に位相同期したローレベルの
パルスが波形整形回路３３よりNOR回路２４に
印加されるので、NOR回路２４の両入力は共に
ローレベルとなり、よつてNOR回路２４から第
３図に示すハイレベルのパルスｈがパルスg₁の立
上りエツジに位相一致して出力される。

従つて、NOR回路１９に供給されるNOR回路
１８及び２４の両出力パルスのうちNOR回路１
８の出力がパルスａの欠落によつてローレベルの
ままであつても、NOR回路２４の出力が第３図
にｈで示す如くハイレベルとなるから、NOR回
路１９からはパルスｈに位相一致してローレベル
となるパルスが取り出され、カウンタ２０をクリ
アする。このカウンタ２０のクリアによりパルス
ｃのハイレベル期間は本来の期間T₃よりも前記
クロツクパルスの一周期分大なる期間T₃′となり、
またこのクリア時点から1H−t_Xなる経過した時
点でゲート回路２２の出力端子Ａから第３図に
bo₁で示すパルスが取り出されることになる。

このように、パルスａが本来入来するべき時刻
t₃に入来しなかつた場合でも、カウンタ２０は約
1H周期でリセツトされるから、出力端子７ｂに
は第３図にbo₁で示す如く約1H周期でパルスが正
常に取り出される。

第４図Ａ，Ｃは水平同期パルス抽出回路１５よ
り取り出される、奇数フイールド、偶数フイール
ドの垂直同期パルス付近の出力パルス波形を示
し、これにより出力端子７ｂには同図Ｂ，Ｄに示
す如きタイミングで1H周期のパルスが取り出さ
れる。一方、第２図に示す垂直同期パルス抽出回
路１６は第４図Ｅに示す垂直同期パルスｌを抽出
する。波形整形回路３４はこの垂直同期パルスｌ
の立下りエツジに位相同期して立上るパルス幅の
狭い第４図Ｆに示す如きパルスｍを生成して出力
端子７ｃへ出力する。

出力端子７ｂより出力されたパルスｂ（又は第
４図Ｂ，Ｄに示すパルス）は第１図のタイミング
制御回路８に供給され、ここでアドレス信号発生
回路１０のアドレスカウンタを動作させる基準信
号に変換される。すなわち、アドレス信号発生回
路１０内のアドレスカウンタはロウアドレスカウ
ンタとカラムアドレスカウンタとからなり、ロウ
アドレスカウンタは出力端子７ｂよりの前記パル
スｍによりリセツトされ、かつ、上記1H周期の
パルスｂを計数し、その計数出力をロウアドレス
信号としてメモリ９へ出力し、ロウアドレス指定
をする。また、カラムアドレスカウンタは上記パ
ルスｂをクリア信号として用いられ、かつ、色副
搬送波周波数に基づいたクロツク信号を計数す
る。

このように、メモリ９に書き込まれる信号は、
それに基づいた各制御信号にて、アドレス信号が
定まつており、またメモリ９からバスラインコン
トローラ４を経て読み出された信号に基づいて、
各制御信号が同様に作成され、アドレス指定が行
なわれる。

なお、本実施例では第４図Ｆに示すパルスｍの
立上り時刻よりＴ時間内にパルスｂ（第４図Ｂ，
Ｄに示すパルス）の有無の判定を行なうことによ
り、容易に奇数、偶数フイールドも判定すること
ができる。

なお、第３図にd₁，d₂で示す如くパルス発生回
路２９から3H周期でラツチ回路２８へ出力され
るパルスｄにより、キヤリブレーシヨンする時間
間隔を決定するものであるが、この間隔は任意に
設定することができる。またゲート回路２２の出
力端子Ｂの出力パルスｃを出力端子７ｂ及びシフ
トレジスタ２５に夫々出力する構成とすることも
できる。更に、パルスｃの立上りエツジはパルス
ｂのそれに比し僅かな期間先行させるようにして
もよい。

効果上述の如く、本発明によれば、一定周波数のク
ロツクパルスを計数する第１及び第２のカウンタ
の計数値に基づいてアドレス信号の基準信号を生
成出力すると共に、基準信号となる信号の遅延時
間を第２のカウンタの計数値に等しくなるように
制御される比較・計数手段の計数値に応じて選択
し、その遅延信号と第１のカウンタの計数出力に
基づく信号と水平同期パルスとから第１のカウン
タのクリアタイミングを設定するようにしたの
で、メモリの書き込み時には書き込まれる複合映
像信号中の水平同期信号に基づいて、またメモリ
の読み出し時には読み出された複合映像信号中の
水平同期信号に基づいて最適なアドレス信号の基
準信号を発生出力することができ、また水平同期
パルスの間隔に自動的に追従して前記第１及び第
２のカウンタのクリアタイミングを定めることが
でき、いかなるモードによつても最適な状態で近
似的にアドレス信号の基準信号を補正することが
でき、また瞬時的なドロツプアウトがあつた場合
にも安定に約1H間隔で上記基準信号を発生出力
することができると共に、等化パルス、垂直同期
パルス等により0.5H間隔でパルスが入来したと
き、及び1H内に不要な信号や雑音が入来したと
きには、これらの信号に応動することなく、略
1H周期で上記基準信号を生成出力することがで
き、以上よりメモリの書き込み、読み出し動作を
安定にすることができ、良好なアドレス（指令）
信号を発生させてメモリの書き込み、読み出し動
作の制御を行なわせることができる等の特長を有
するものである。

【図面の簡単な説明】

第１図は本発明装置の一実施例のブロツク系統
図、第２図は本発明装置の要部の一実施例を示す
回路系統図、第３図及び第４図Ａ〜Ｆは夫々第２
図図示回路系統の動作説明用信号波形図である。１……再生複合映像信号入力端子、３……AD
変換器、４……バスラインコントローラ、５，８
……タイミング制御回路、６……制御信号入力端
子、９……メモリ、１０……アドレス信号発生回
路、１１……DA変換器、１４……デイジタルビ
デオ信号入力端子、１５……水平同期パルス抽出
回路、１６……垂直同期パルス抽出回路、２０，
２６……カウンタ、２１，２７……クロツクパル
ス入力端子、２２……ゲート回路、２５……シフ
トレジスタ、２８……ラツチ回路、２９……パル
ス発生回路、３０……マグニチユードコンパレー
タ（比較器）、３１……アツプダウンカウンタ、
３２……マルチプレクサ。

Claims

【特許請求の範囲】

１複合映像信号をメモリに書き込み、これを読
み出すにあたり、該メモリの書き込み時には該メ
モリに書き込まれる複合映像信号が供給され、該
メモリの読み出し時は該メモリから読み出された
複合映像信号が供給され、その入力複合映像信号
中の水平同期パルスと垂直同期パルスに基づいて
アドレス信号の基準信号を生成する映像信号処理
装置であつて、一定周波数のクロツクパルスを計
数する第１及び第２のカウンタと、該第１のカウ
ンタの出力計数値に基づいて該第１のカウンタの
クリア時点後の、１水平走査周期から第１の設定
時間を差し引いた時間経過した時点で１水平走査
周期の第１のパルスを生成出力すると共に、該ク
リア時点後の、１水平走査周期から該第１の設定
時間と等しいか又はそれよりも大なる第２の設定
時間を差し引いた時間経過した時点より該第１の
カウンタが次にクリアされるまでの期間第２のパ
ルスを生成出力するゲート回路手段と、該第１の
パルスに対して複数の遅延時間を夫々付与して並
列に出力する遅延回路と、該第２のパルスにより
クリアされ該第２のパルスの幅に対応する計数値
を出力する該第２のカウンタの計数値を一時保持
する保持手段と、任意の一定周期のパルスを計数
しその計数値と該保持手段の計数値とを夫々比較
して両者が等しくなるように計数方向が制御され
両者が等しくなつた時点で計数動作を停止する比
較・計数手段と、該比較・計数手段の計数値に応
じて遅延時間の異なる該遅延回路の並列出力信号
の−を選択して出力する選択回路と、該第２のパ
ルスの出力期間中のみ、入力水平同期パルスをゲ
ート出力させて得たパルスに基づいて略１水平走
査周期毎に該第１のカウンタをクリアすると共
に、該水平同期パルスの欠落時には該選択回路の
出力パルスに基づいて該カウンタをクリアする論
理回路とよりなり、該第１又は第２のパルスを前
記基準信号として生成出力するよう構成した映像
信号処理装置。