JPH04372130A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04372130A JPH04372130A JP3177154A JP17715491A JPH04372130A JP H04372130 A JPH04372130 A JP H04372130A JP 3177154 A JP3177154 A JP 3177154A JP 17715491 A JP17715491 A JP 17715491A JP H04372130 A JPH04372130 A JP H04372130A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- photoresist layer
- semiconductor device
- cut
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electrodes Of Semiconductors (AREA)
- Weting (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、電子デバイスのゲート
電極などサブミクロンパターンを有する半導体装置の製
造方法に関する。
電極などサブミクロンパターンを有する半導体装置の製
造方法に関する。
【０００２】
【従来技術】ＧａＡｓを用いたＭＥＳＦＥＴは、Ｓｉバ
イポーラトランジスタに比べて高速性を有し、個別のマ
イクロ波用ＦＥＴとして実用化されている。また、最近
では、ＭＢＥやＭＯＣＶＤ法などの薄膜エピタキシャル
成長技術の進展により、選択ドープヘテロ接合を用いた
ＨＥＭＴがより高速性に優れた素子として開発されてい
る。これらの電子デバイスをより高周波で動作させるた
めには、ゲート長を短くして、相互コンダクタンスを大
きくし、ゲート下の寄生容量を小さくすることが必要で
ある。また、ゲート長を短くすると、雑音性能を向上さ
せることができる。そのため、通常、ゲート長は０．５
〜１μｍのサブミクロンオーダとなっている。上述のよ
うな短いゲートは、例えば、図２（ａ）〜（ｃ）に示す
ような方法で形成されていた。即ち、 １）先ず、半導体基板１０上にフォトレジスト層１１を
塗布し、サブミクロン幅の開口部１３を形成する（図２
（ａ））。 ２）次に、ゲート金属１２を全面に蒸着する（図２（ｂ
））。 ３）次に、アセトンによってフォトレジスト層１１上の
ゲート金属１２およびフォトレジスト層１１をリフトオ
フし、サブミクロン幅のゲート電極１４を形成する（図
２（ｃ））。
イポーラトランジスタに比べて高速性を有し、個別のマ
イクロ波用ＦＥＴとして実用化されている。また、最近
では、ＭＢＥやＭＯＣＶＤ法などの薄膜エピタキシャル
成長技術の進展により、選択ドープヘテロ接合を用いた
ＨＥＭＴがより高速性に優れた素子として開発されてい
る。これらの電子デバイスをより高周波で動作させるた
めには、ゲート長を短くして、相互コンダクタンスを大
きくし、ゲート下の寄生容量を小さくすることが必要で
ある。また、ゲート長を短くすると、雑音性能を向上さ
せることができる。そのため、通常、ゲート長は０．５
〜１μｍのサブミクロンオーダとなっている。上述のよ
うな短いゲートは、例えば、図２（ａ）〜（ｃ）に示す
ような方法で形成されていた。即ち、 １）先ず、半導体基板１０上にフォトレジスト層１１を
塗布し、サブミクロン幅の開口部１３を形成する（図２
（ａ））。 ２）次に、ゲート金属１２を全面に蒸着する（図２（ｂ
））。 ３）次に、アセトンによってフォトレジスト層１１上の
ゲート金属１２およびフォトレジスト層１１をリフトオ
フし、サブミクロン幅のゲート電極１４を形成する（図
２（ｃ））。
【０００３】
【発明が解決しようとする課題】しかしながら、通常の
光学露光法では１μｍ程度の分解能が限界であり、サブ
ミクロンのレジスト開口部を得るためには、縮小投影露
光方式、または、電子ビーム露光装置のような非常に高
額な装置を用いる必要がある。また、電子ビーム露光装
置はスループットが低く、生産性に問題がある。
光学露光法では１μｍ程度の分解能が限界であり、サブ
ミクロンのレジスト開口部を得るためには、縮小投影露
光方式、または、電子ビーム露光装置のような非常に高
額な装置を用いる必要がある。また、電子ビーム露光装
置はスループットが低く、生産性に問題がある。
【０００４】
【課題を解決するための手段】本発明は上記問題点を解
決した半導体装置の製造方法を提供するもので、半導体
基板上に絶縁膜を形成し、次いで、該絶縁膜上に所望の
パターンを有するフォトレジスト層を形成し、次いで、
該フォトレジスト層をマスクとして前記絶縁膜を前記フ
ォトレジスト層の下側に食い入るようにエッチングして
食い入り部を形成し、次いで、再び絶縁膜を積層し、次
いで、前記フォトレジスト層上の絶縁膜およびフォトレ
ジスト層をリフトオフし、前記食い入り部からなる所望
の空隙パターンを絶縁膜に形成する工程を含むことを特
徴とするものである。
決した半導体装置の製造方法を提供するもので、半導体
基板上に絶縁膜を形成し、次いで、該絶縁膜上に所望の
パターンを有するフォトレジスト層を形成し、次いで、
該フォトレジスト層をマスクとして前記絶縁膜を前記フ
ォトレジスト層の下側に食い入るようにエッチングして
食い入り部を形成し、次いで、再び絶縁膜を積層し、次
いで、前記フォトレジスト層上の絶縁膜およびフォトレ
ジスト層をリフトオフし、前記食い入り部からなる所望
の空隙パターンを絶縁膜に形成する工程を含むことを特
徴とするものである。
【０００５】
【作用】上述のように、絶縁膜上に形成されたフォトレ
ジスト層をマスクとして、絶縁膜をエッチングすると、
等方的にエッチングが行われるため、エッチング時間を
長くすると、絶縁膜はフォトレジスト層端部の下側まで
アンダーカット状にエッチングされる。次いで、再び絶
縁膜を積層すると、この絶縁膜と最初に形成された絶縁
膜との間にアンダーカットされた分だけの絶縁膜の空隙
部分が生ずる。次いで、前記フォトレジスト層をリフト
オフすると、絶縁膜の上記空隙部分を回路パターンの開
口部として利用できる。この空隙部分の幅はアンダーカ
ットの量できまるため、エッチング時間を制御すること
により、サブミクロンオーダの所望の空隙幅を得ること
ができる。
ジスト層をマスクとして、絶縁膜をエッチングすると、
等方的にエッチングが行われるため、エッチング時間を
長くすると、絶縁膜はフォトレジスト層端部の下側まで
アンダーカット状にエッチングされる。次いで、再び絶
縁膜を積層すると、この絶縁膜と最初に形成された絶縁
膜との間にアンダーカットされた分だけの絶縁膜の空隙
部分が生ずる。次いで、前記フォトレジスト層をリフト
オフすると、絶縁膜の上記空隙部分を回路パターンの開
口部として利用できる。この空隙部分の幅はアンダーカ
ットの量できまるため、エッチング時間を制御すること
により、サブミクロンオーダの所望の空隙幅を得ること
ができる。
【０００６】
【実施例】以下、図面に示した実施例に基づいて本発明
を詳細に説明する。図１（ａ）〜（ｇ）は本発明に係る
半導体装置の製造方法の一実施例の工程説明図であり、
以下のようにしてＧａＡｓ・ＭＥＳＦＥＴのゲート電極
を形成した。即ち、 １）半絶縁性ＧａＡｓ基板（図示されず）上に、エピタ
キシャル成長法またはイオン注入法によってｎ型半導体
層２０を形成し、その上に、ＡｕＧｅ／Ａｕなどの金属
でオーミック接触をするソース電極２１、ドレイン電極
２２を形成する（図１（ａ））。 ２）次いで、ソース電極２１、ドレイン電極２２及び半
導体層２０上に、ＳｉＯ２ またはＳｉＮＸ の絶縁膜
２３を熱ＣＶＤ法によって２０００Åの厚さに形成し、
その上に、ソース電極２１とドレイン電極２２の間に端
面が来るようにフォトレジスト層２４を形成する（図１
（ｂ））。 ３）次いで、フォトレジスト層２４をマスクにして、バ
ッファードフッ酸で絶縁膜２３を４０秒エッチングする
。絶縁膜２３は等方的にエッチングされるため、エッチ
ング時間を長めにすることにより、絶縁膜２３をフォト
レジスト層２４の下側に食い入るようにエッチングして
食い入り部２９を形成する（図１（ｃ））。 ４）次いで、絶縁膜２５を全面に積層する。この状態で
は、食い入り部２９には絶縁膜２５は形成されない（図
１（ｄ））。 ５）次いで、フォトレジスト層２４上の絶縁膜２５をリ
フトオフする。そうすると、食い入り部２９だけの幅０
．５μｍの空隙２８が生ずる（図１（ｅ））。 ６）次いで、フォトレジスト層２６を形成し、ゲート電
極の形状を規定する（図１（ｅ））。 ７）次いで、半導体層２０とショットキー接合を形成す
るＡｕなどの金属層を全面に蒸着し、不要なゲート金属
をリフトオフし、サブミクロンオーダーのゲート電極２
７を形成する（図１（ｅ））。以上、ＧａＡｓ・ＭＥＳ
ＦＥＴを例にとって説明したが、半導体材料はＧａＡｓ
に限るものではなく、他の３−５族化合物半導体もしく
はＳｉでもよい。また、上記の説明では絶縁膜２３のエ
ッチングはバッファードフッ酸によるものとしたが、エ
ッチングが等方的に進むのならば、ドライエッチングを
用いてもよく、例えば、高圧ＣＦ４ によるＲＩＦを用
いてもよい。
を詳細に説明する。図１（ａ）〜（ｇ）は本発明に係る
半導体装置の製造方法の一実施例の工程説明図であり、
以下のようにしてＧａＡｓ・ＭＥＳＦＥＴのゲート電極
を形成した。即ち、 １）半絶縁性ＧａＡｓ基板（図示されず）上に、エピタ
キシャル成長法またはイオン注入法によってｎ型半導体
層２０を形成し、その上に、ＡｕＧｅ／Ａｕなどの金属
でオーミック接触をするソース電極２１、ドレイン電極
２２を形成する（図１（ａ））。 ２）次いで、ソース電極２１、ドレイン電極２２及び半
導体層２０上に、ＳｉＯ２ またはＳｉＮＸ の絶縁膜
２３を熱ＣＶＤ法によって２０００Åの厚さに形成し、
その上に、ソース電極２１とドレイン電極２２の間に端
面が来るようにフォトレジスト層２４を形成する（図１
（ｂ））。 ３）次いで、フォトレジスト層２４をマスクにして、バ
ッファードフッ酸で絶縁膜２３を４０秒エッチングする
。絶縁膜２３は等方的にエッチングされるため、エッチ
ング時間を長めにすることにより、絶縁膜２３をフォト
レジスト層２４の下側に食い入るようにエッチングして
食い入り部２９を形成する（図１（ｃ））。 ４）次いで、絶縁膜２５を全面に積層する。この状態で
は、食い入り部２９には絶縁膜２５は形成されない（図
１（ｄ））。 ５）次いで、フォトレジスト層２４上の絶縁膜２５をリ
フトオフする。そうすると、食い入り部２９だけの幅０
．５μｍの空隙２８が生ずる（図１（ｅ））。 ６）次いで、フォトレジスト層２６を形成し、ゲート電
極の形状を規定する（図１（ｅ））。 ７）次いで、半導体層２０とショットキー接合を形成す
るＡｕなどの金属層を全面に蒸着し、不要なゲート金属
をリフトオフし、サブミクロンオーダーのゲート電極２
７を形成する（図１（ｅ））。以上、ＧａＡｓ・ＭＥＳ
ＦＥＴを例にとって説明したが、半導体材料はＧａＡｓ
に限るものではなく、他の３−５族化合物半導体もしく
はＳｉでもよい。また、上記の説明では絶縁膜２３のエ
ッチングはバッファードフッ酸によるものとしたが、エ
ッチングが等方的に進むのならば、ドライエッチングを
用いてもよく、例えば、高圧ＣＦ４ によるＲＩＦを用
いてもよい。
【０００７】
【発明の効果】以上説明したように本発明によれば、半
導体基板上に絶縁膜を形成し、次いで、該絶縁膜上に所
望のパターンを有するフォトレジスト層を形成し、次い
で、該フォトレジスト層をマスクとして前記絶縁膜を前
記フォトレジスト層の下側に食い入るようにエッチング
して食い入り部を形成し、次いで、再び絶縁膜を積層し
、次いで、前記フォトレジスト層上の絶縁膜およびフォ
トレジスト層をリフトオフし、前記食い入り部からなる
所望の空隙パターンを絶縁膜に形成するため、縮小投影
露光装置や電子ビーム露光装置などの高価な装置を用い
ることなく、従来の光学露光法でサブミクロンオーダー
のパターンを形成することができるという優れた効果が
ある。従って、サブミクロンのゲート電極や、Ｔ字型の
ゲート電極を形成し、ゲート抵抗の小さい電子デバイス
を容易に得ることができる。
導体基板上に絶縁膜を形成し、次いで、該絶縁膜上に所
望のパターンを有するフォトレジスト層を形成し、次い
で、該フォトレジスト層をマスクとして前記絶縁膜を前
記フォトレジスト層の下側に食い入るようにエッチング
して食い入り部を形成し、次いで、再び絶縁膜を積層し
、次いで、前記フォトレジスト層上の絶縁膜およびフォ
トレジスト層をリフトオフし、前記食い入り部からなる
所望の空隙パターンを絶縁膜に形成するため、縮小投影
露光装置や電子ビーム露光装置などの高価な装置を用い
ることなく、従来の光学露光法でサブミクロンオーダー
のパターンを形成することができるという優れた効果が
ある。従って、サブミクロンのゲート電極や、Ｔ字型の
ゲート電極を形成し、ゲート抵抗の小さい電子デバイス
を容易に得ることができる。
【図１】（ａ）〜（ｇ）は本発明に係る半導体装置の製
造方法の一実施例の工程説明図である。
造方法の一実施例の工程説明図である。
【図２】（ａ）〜（ｃ）は従来のゲート電極を形成する
工程説明図である。
工程説明図である。
Claims (1)
- 【請求項１】 半導体基板上に絶縁膜を形成し、次い
で、該絶縁膜上に所望のパターンを有するフォトレジス
ト層を形成し、次いで、該フォトレジスト層をマスクと
して前記絶縁膜を前記フォトレジスト層の下側に食い入
るようにエッチングして食い入り部を形成し、次いで、
再び絶縁膜を積層し、次いで、前記フォトレジスト層上
の絶縁膜およびフォトレジスト層をリフトオフし、前記
食い入り部からなる所望の空隙パターンを絶縁膜に形成
する工程を含むことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3177154A JPH04372130A (ja) | 1991-06-20 | 1991-06-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3177154A JPH04372130A (ja) | 1991-06-20 | 1991-06-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04372130A true JPH04372130A (ja) | 1992-12-25 |
Family
ID=16026136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3177154A Pending JPH04372130A (ja) | 1991-06-20 | 1991-06-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04372130A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100251106B1 (ko) * | 1996-12-11 | 2000-05-01 | 전주범 | 박막형 광로 조절장치의 제조 방법 |
-
1991
- 1991-06-20 JP JP3177154A patent/JPH04372130A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100251106B1 (ko) * | 1996-12-11 | 2000-05-01 | 전주범 | 박막형 광로 조절장치의 제조 방법 |
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