JPH0472381B2 - - Google Patents
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- JPH0472381B2 JPH0472381B2 JP57226602A JP22660282A JPH0472381B2 JP H0472381 B2 JPH0472381 B2 JP H0472381B2 JP 57226602 A JP57226602 A JP 57226602A JP 22660282 A JP22660282 A JP 22660282A JP H0472381 B2 JPH0472381 B2 JP H0472381B2
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- Japan
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- gate electrode
- insulating film
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- opening
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
- H10D30/877—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET] having recessed gate electrodes
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
(1) 発明の分野
本発明は、電界効果型半導体装置に関し、特に
ガリウム砒素（GaAs）化合物半導体のシヨツト
キゲート電界効果トランジスタ（SBFET）に製
造方法に関するものである。
ガリウム砒素（GaAs）化合物半導体のシヨツト
キゲート電界効果トランジスタ（SBFET）に製
造方法に関するものである。
(2) 技術の背景
GaAsシヨツトキゲート電界効果トランジスタ
は高周波特性が優れかつ高出力化が図れるので、
研究開発が進み実用化されつつある。特に、この
電界効果トランジスタの高性能化（高周波化、高
出力化、高効率化）および高信頼性化のために
種々の構造および製造方法が提案されている。高
性能化のためには、ゲート長の短縮化および寄生
抵抗であるソース・ゲート間抵抗（ソース直列抵
抗Rs）およびゲート抵抗（Rg）の低減化などが
重要である。
は高周波特性が優れかつ高出力化が図れるので、
研究開発が進み実用化されつつある。特に、この
電界効果トランジスタの高性能化（高周波化、高
出力化、高効率化）および高信頼性化のために
種々の構造および製造方法が提案されている。高
性能化のためには、ゲート長の短縮化および寄生
抵抗であるソース・ゲート間抵抗（ソース直列抵
抗Rs）およびゲート抵抗（Rg）の低減化などが
重要である。
(3) 従来技術と問題点
GaAsシヨツトキゲート電界効果トランジスタ
の高性能化の方法としてゲート電極部分でのリセ
ス（凹所）構造が提案されている。第１図に示す
ようにリセス４はGaAs基板１上にエピタキシヤ
ル連続成長させたバツフア層２上の活性層３を選
択エツチングすることによつて形成され、そのリ
セス深さはゲート電極５直下の能動膜厚さが最適
値となるように設定される。また、ゲート長を単
に短かくするとゲート抵抗Rgの増加を招くので、
ゲート電極厚さを増すことでゲート抵抗の低減化
を図ることになる。そうするとゲート電極５と活
性層３との接触面積が減つてゲート電極５の高さ
が高くなるわけで、例えば、洗浄工程においてゲ
ート電極５が剥離しやすくなる。一般的には、微
細加工に適した電子線リソグラフイで第１図に示
すように電子ビーム露光用レジスト層６をマスク
としてエツチングによりリセス４を形成し、次に
金属蒸着膜７を全面に形成し、このときリセス４
にゲート電極５を形成する。そして、レジスト層
６を除去すると同時にその上の金属蒸着膜７も除
去する（いわゆるリフトオフ法である）。リセス
４とゲート電極５とはセルフアライン的に形成さ
れかつレジスト層の形成が１回で済むので製造工
程的には有利である。しかしながら、ポジ形レジ
ストを電子ビーム露光するので、現像されてでき
る窓（透孔）はありみぞ的形状になつて、リセス
幅がゲート電極幅より大きくなつてしまう（第１
図）。そのために、リセス４によつて薄くされた
活性層３部分がゲート電極の両側にあつて、この
部分では活性層の直列抵抗が大きいためにソー
ス・ゲート間抵抗（Rs）の低減化が図れない。
の高性能化の方法としてゲート電極部分でのリセ
ス（凹所）構造が提案されている。第１図に示す
ようにリセス４はGaAs基板１上にエピタキシヤ
ル連続成長させたバツフア層２上の活性層３を選
択エツチングすることによつて形成され、そのリ
セス深さはゲート電極５直下の能動膜厚さが最適
値となるように設定される。また、ゲート長を単
に短かくするとゲート抵抗Rgの増加を招くので、
ゲート電極厚さを増すことでゲート抵抗の低減化
を図ることになる。そうするとゲート電極５と活
性層３との接触面積が減つてゲート電極５の高さ
が高くなるわけで、例えば、洗浄工程においてゲ
ート電極５が剥離しやすくなる。一般的には、微
細加工に適した電子線リソグラフイで第１図に示
すように電子ビーム露光用レジスト層６をマスク
としてエツチングによりリセス４を形成し、次に
金属蒸着膜７を全面に形成し、このときリセス４
にゲート電極５を形成する。そして、レジスト層
６を除去すると同時にその上の金属蒸着膜７も除
去する（いわゆるリフトオフ法である）。リセス
４とゲート電極５とはセルフアライン的に形成さ
れかつレジスト層の形成が１回で済むので製造工
程的には有利である。しかしながら、ポジ形レジ
ストを電子ビーム露光するので、現像されてでき
る窓（透孔）はありみぞ的形状になつて、リセス
幅がゲート電極幅より大きくなつてしまう（第１
図）。そのために、リセス４によつて薄くされた
活性層３部分がゲート電極の両側にあつて、この
部分では活性層の直列抵抗が大きいためにソー
ス・ゲート間抵抗（Rs）の低減化が図れない。
(4) 発明の目的
本発明の目的は、リセス構造のGaAsシヨツト
キゲート電界効果トランジスタにおいてゲート長
を短かくしてもゲート電極の剥離が生ぜず、また
リセスによつて薄くされた活性層でのソース・ド
レイン間抵抗の低減化を図り、超高周波で高性能
動作するGaAsシヨツトキゲート電界効果トラン
ジスタの半導体装置の製造方法を提供することで
ある。
キゲート電界効果トランジスタにおいてゲート長
を短かくしてもゲート電極の剥離が生ぜず、また
リセスによつて薄くされた活性層でのソース・ド
レイン間抵抗の低減化を図り、超高周波で高性能
動作するGaAsシヨツトキゲート電界効果トラン
ジスタの半導体装置の製造方法を提供することで
ある。
(5) 発明の構成
本発明の目的は、半導体活性層上に、絶縁膜と
第１のマスク層とを順次積層し、該第１のマスク
層のゲート電極形成予定領域に対応する部分に開
口を形成し、次いで該第１のマスク層をマスクと
して該絶縁膜を選択的に除去して該絶縁膜に開口
窓を形成し、該第１のマスク層を除去してから第
２マスク層を積層し、該第２のマスク層に該開口
窓よりも大きくかつ該開口窓を表出させている開
口部を形成し、更に該絶縁膜をマスクとして該半
導体活性層を所定の深さまでエツチング除去して
リセスを形成し、該開口部内で該リセスおよび該
リセス周辺の該絶縁膜上にゲート電極となる金属
を被着する工程を含んでなることを特徴とする半
導体装置の製造方法によつて達成される。
第１のマスク層とを順次積層し、該第１のマスク
層のゲート電極形成予定領域に対応する部分に開
口を形成し、次いで該第１のマスク層をマスクと
して該絶縁膜を選択的に除去して該絶縁膜に開口
窓を形成し、該第１のマスク層を除去してから第
２マスク層を積層し、該第２のマスク層に該開口
窓よりも大きくかつ該開口窓を表出させている開
口部を形成し、更に該絶縁膜をマスクとして該半
導体活性層を所定の深さまでエツチング除去して
リセスを形成し、該開口部内で該リセスおよび該
リセス周辺の該絶縁膜上にゲート電極となる金属
を被着する工程を含んでなることを特徴とする半
導体装置の製造方法によつて達成される。
本発明の製造方法によると、絶縁膜に設けた開
口窓を通してのエツチングによつてリセスが形成
され、ゲート電極が真空蒸着法又はスパツタリン
グ法で開口窓を通してリセス上に同時に絶縁膜上
に形成した導体層から作られることになる。
口窓を通してのエツチングによつてリセスが形成
され、ゲート電極が真空蒸着法又はスパツタリン
グ法で開口窓を通してリセス上に同時に絶縁膜上
に形成した導体層から作られることになる。
(6) 発明の実施態様
以下、添付図面を参照して本発明の実施態様例
によつて本発明を詳しく説明する。
によつて本発明を詳しく説明する。
第２図に示すように、半絶縁性GaAs基板１１
上に気相又は液相エピタキシヤル連続成長法でノ
ンドープのバツフア層１２（厚さ：３〜5μｍ）
そして活性層１３（能動層、厚さ：0.1〜0.5μｍ）
を形成する。なお、この活性層の不純物濃度は１
〜３×1017個／cm3である。次に、AuGe（Ge：
12wt％）およびAuの連続蒸着膜をフオトエツチ
ング法又はリフトオフ法で所定パターン形状にし
て活性層３上にソース電極１４およびドレイン電
極１５を形成する。約450℃のアニール熱処理に
よつてこれら電極１４および１５をオーミツクコ
ンタクト（オーム性接触）にする。
上に気相又は液相エピタキシヤル連続成長法でノ
ンドープのバツフア層１２（厚さ：３〜5μｍ）
そして活性層１３（能動層、厚さ：0.1〜0.5μｍ）
を形成する。なお、この活性層の不純物濃度は１
〜３×1017個／cm3である。次に、AuGe（Ge：
12wt％）およびAuの連続蒸着膜をフオトエツチ
ング法又はリフトオフ法で所定パターン形状にし
て活性層３上にソース電極１４およびドレイン電
極１５を形成する。約450℃のアニール熱処理に
よつてこれら電極１４および１５をオーミツクコ
ンタクト（オーム性接触）にする。
次に、第３図に示すように、絶縁膜１６（厚さ
0.1〜0.2μｍ）をスパツタ法、減圧気相成長法
（CVD法）などによつて全面に形成する。このと
き、絶縁膜１６は二酸化珪素（SiO2）で構成す
ることにする。この絶縁膜１６上に第１のマイク
層のレジスト層１７を形成し、電子ビーム露光に
より形成すべきゲート電極パターンのありみぞ的
形状の開口（孔）１８を形成する。このレジスト
層１７には市販の電子ビーム露光用ポジレジスト
を用い、孔１８の上面側での幅をゲート電極の幅
（すなわち、ゲート長）に相当する0.2〜0.5μｍと
する。
0.1〜0.2μｍ）をスパツタ法、減圧気相成長法
（CVD法）などによつて全面に形成する。このと
き、絶縁膜１６は二酸化珪素（SiO2）で構成す
ることにする。この絶縁膜１６上に第１のマイク
層のレジスト層１７を形成し、電子ビーム露光に
より形成すべきゲート電極パターンのありみぞ的
形状の開口（孔）１８を形成する。このレジスト
層１７には市販の電子ビーム露光用ポジレジスト
を用い、孔１８の上面側での幅をゲート電極の幅
（すなわち、ゲート長）に相当する0.2〜0.5μｍと
する。
次に、このレジスト層１７をマスクとして二酸
化珪素からなる絶縁膜１６をCHF3ガスを使用し
たドライエツチング法によつて異方性的に選択エ
ツチングして開口窓１９を開ける（第４図）。こ
の開口窓の幅は0.2〜0.5μｍとなる。絶縁膜のみ
を選択エツチングする際のレジスト層であるの
で、薄く形成することができ、開口がありみぞ的
になつても、その下方拡大は小さく、異方性エツ
チングで開口がほとんど拡大することもなく、レ
ジスト層の開口サイズがほぼそのまま絶縁膜の開
口窓のサイズである。そして、レジスト層１７を
除去する。
化珪素からなる絶縁膜１６をCHF3ガスを使用し
たドライエツチング法によつて異方性的に選択エ
ツチングして開口窓１９を開ける（第４図）。こ
の開口窓の幅は0.2〜0.5μｍとなる。絶縁膜のみ
を選択エツチングする際のレジスト層であるの
で、薄く形成することができ、開口がありみぞ的
になつても、その下方拡大は小さく、異方性エツ
チングで開口がほとんど拡大することもなく、レ
ジスト層の開口サイズがほぼそのまま絶縁膜の開
口窓のサイズである。そして、レジスト層１７を
除去する。
第５図に示すように、第２のマスク層である別
のレジスト層２０をレジスト層１７と同じポジレ
ジストで形成し、電子ビーム露光により、該レジ
スト層２０に開口窓１９に対応した孔２１を形成
する。このとき、この孔２１の上面側での幅を
0.5〜1.0μｍとする。即ち開口窓１９よりも幅の
広い開口部を形成する。
のレジスト層２０をレジスト層１７と同じポジレ
ジストで形成し、電子ビーム露光により、該レジ
スト層２０に開口窓１９に対応した孔２１を形成
する。このとき、この孔２１の上面側での幅を
0.5〜1.0μｍとする。即ち開口窓１９よりも幅の
広い開口部を形成する。
レジスト層２０および絶縁膜１６をマスクとし
て活性層１３を弗酸・過酸化水素混合水溶液でエ
ツチングしてリセス２２を形成する（第６図）。
このとき、リセス２２の深さが電界効果トランジ
スタの設定特性から決められる値となるようにす
る。絶縁膜１６の下で開口窓１９の付近の活性層
１３もアンダーカツトとして第６図のようにエツ
チングされる。
て活性層１３を弗酸・過酸化水素混合水溶液でエ
ツチングしてリセス２２を形成する（第６図）。
このとき、リセス２２の深さが電界効果トランジ
スタの設定特性から決められる値となるようにす
る。絶縁膜１６の下で開口窓１９の付近の活性層
１３もアンダーカツトとして第６図のようにエツ
チングされる。
次に、GaAs基板１１に対してほぼ垂直な方向
からシヨツトキバリア特性のゲート電極を構成す
る金属（アルミニウム）を蒸着法又はスパツタ法
で全面に飛着させて、レジスト層２０上に金属膜
２３を同時にレジスト層２０の開口部（孔）２１
内にゲート電極２４を形成する（第７図）。
からシヨツトキバリア特性のゲート電極を構成す
る金属（アルミニウム）を蒸着法又はスパツタ法
で全面に飛着させて、レジスト層２０上に金属膜
２３を同時にレジスト層２０の開口部（孔）２１
内にゲート電極２４を形成する（第７図）。
レジスト層２０を除去することによつてその上
の金属膜２３をも除去して、第８図に示すように
GaAsシヨツトキゲート電界効果トランジスタが
得られる。このトランジスタにおいて、ゲート電
極２４は絶縁膜１６に設けられた開口窓１９を通
して活性層１３のリセス（凹所）内にまで伸びて
おり、ゲート長が窓１９（第６図）によつて規定
されている。また、リセス２２（第６図）の形成
においても開口窓１９がリセス２２の幅を規定さ
れているので、ゲート電極２４はリセス２２のほ
ぼ全体（アンダーカツト部分を除いて）を埋める
ことになり、したがつて、従来の電界効果トラン
ジスタで問題となつたリセスによつて薄くなつた
活性層部分がないためにそれだけソース・ゲート
間抵抗を下げることができる。さらに、ゲート電
極２４は絶縁膜１６の上にも載つているので、ゲ
ート電極２４の下面の付着面積が大きくなり剥離
しにくくなる。しかも、第８図から明らかなよう
にゲート電極２４の体積を従来の場合よりも大き
くすることができるのでゲート抵抗が小さくな
る。
の金属膜２３をも除去して、第８図に示すように
GaAsシヨツトキゲート電界効果トランジスタが
得られる。このトランジスタにおいて、ゲート電
極２４は絶縁膜１６に設けられた開口窓１９を通
して活性層１３のリセス（凹所）内にまで伸びて
おり、ゲート長が窓１９（第６図）によつて規定
されている。また、リセス２２（第６図）の形成
においても開口窓１９がリセス２２の幅を規定さ
れているので、ゲート電極２４はリセス２２のほ
ぼ全体（アンダーカツト部分を除いて）を埋める
ことになり、したがつて、従来の電界効果トラン
ジスタで問題となつたリセスによつて薄くなつた
活性層部分がないためにそれだけソース・ゲート
間抵抗を下げることができる。さらに、ゲート電
極２４は絶縁膜１６の上にも載つているので、ゲ
ート電極２４の下面の付着面積が大きくなり剥離
しにくくなる。しかも、第８図から明らかなよう
にゲート電極２４の体積を従来の場合よりも大き
くすることができるのでゲート抵抗が小さくな
る。
(7) 発明の効果
本発明の製造方法に従つて製造したGaAsシヨ
ツトキゲート電界効果トランジスタは特に小信号
用（低雑音用）のトランジスタとして使用でき、
また製造方法として同一導電型のヘテロ接合を有
する高移動度トランジスタ、例えば、HEMTに
も適用できる。
ツトキゲート電界効果トランジスタは特に小信号
用（低雑音用）のトランジスタとして使用でき、
また製造方法として同一導電型のヘテロ接合を有
する高移動度トランジスタ、例えば、HEMTに
も適用できる。
第１図は従来の電界効果型半導体装置の製造工
程の一部を示した半導体装置の概略断面図であ
り、第２図ないし第８図は、本発明に係る電界効
果半導体装置の製造方法を説明する製造工程での
電界効果型半導体装置の概略断面図である。 １……GaAs基板、３……活性層、４……リセ
ス（凹所）、５……ゲート電極、１１……GaAs
基板、１３……活性層、１４……ソース電極、１
５……ドレイン電極、１６……絶縁膜、１７……
レジスト層、１８……開口（孔）、１９……開口
窓、２０……レジスト層、２１……開口部、２３
……金属膜、２４……ゲート電極。
程の一部を示した半導体装置の概略断面図であ
り、第２図ないし第８図は、本発明に係る電界効
果半導体装置の製造方法を説明する製造工程での
電界効果型半導体装置の概略断面図である。 １……GaAs基板、３……活性層、４……リセ
ス（凹所）、５……ゲート電極、１１……GaAs
基板、１３……活性層、１４……ソース電極、１
５……ドレイン電極、１６……絶縁膜、１７……
レジスト層、１８……開口（孔）、１９……開口
窓、２０……レジスト層、２１……開口部、２３
……金属膜、２４……ゲート電極。
Claims (1)
- １ 半導体活性層１３上に、絶縁膜１６と第１の
マスク層１７とを順次積層し、前記第１のマスク
層１７のゲート電極形成予定領域に対応する部分
に開口１８を形成し、次いで前記第１のマスク層
１７をマスクとして前記絶縁層を選択的に除去し
て前記絶縁膜１６に開口窓１９を形成し、前記第
１のマスク層を除去してから第２マスク層２０を
積層し、該第２のマスク層に前記開口窓１９より
も大きくかつ該開口窓を表出させている開口部２
１を形成し、更に前記絶縁膜１６をマスクとして
前記半導体活性層１３を所定の深さまでエツチン
グ除去してリセス２２を形成し、前記開口部２１
内で該リセス２２および該リセス周辺の前記絶縁
膜１６上にゲート電極２４となる金属を被着する
工程を含んでなることを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226602A JPS59119765A (ja) | 1982-12-27 | 1982-12-27 | 電界効果型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226602A JPS59119765A (ja) | 1982-12-27 | 1982-12-27 | 電界効果型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59119765A JPS59119765A (ja) | 1984-07-11 |
| JPH0472381B2 true JPH0472381B2 (ja) | 1992-11-18 |
Family
ID=16847763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226602A Granted JPS59119765A (ja) | 1982-12-27 | 1982-12-27 | 電界効果型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59119765A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4700462A (en) * | 1986-10-08 | 1987-10-20 | Hughes Aircraft Company | Process for making a T-gated transistor |
| JPH01274477A (ja) * | 1988-04-26 | 1989-11-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0265141A (ja) * | 1988-08-30 | 1990-03-05 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2550412B2 (ja) * | 1989-05-15 | 1996-11-06 | ローム株式会社 | 電界効果トランジスタの製造方法 |
| JP2667250B2 (ja) * | 1989-06-15 | 1997-10-27 | 松下電子工業株式会社 | 半導体装置の製造方法 |
| KR920007357B1 (ko) * | 1990-03-12 | 1992-08-31 | 재단법인 한국전자통신연구소 | 내열성 게이트를 이용한 갈륨비소 반도체 소자의 제조방법 |
| JP2655488B2 (ja) * | 1994-09-29 | 1997-09-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP4752163B2 (ja) * | 2001-09-21 | 2011-08-17 | 日立電線株式会社 | 電界効果トランジスタの製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58194373A (ja) * | 1982-05-10 | 1983-11-12 | Nec Corp | 半導体装置の製造方法 |
-
1982
- 1982-12-27 JP JP57226602A patent/JPS59119765A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59119765A (ja) | 1984-07-11 |
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