JPH04372134A - 半導体装置及びその製造装置 - Google Patents
半導体装置及びその製造装置Info
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- JPH04372134A JPH04372134A JP3150485A JP15048591A JPH04372134A JP H04372134 A JPH04372134 A JP H04372134A JP 3150485 A JP3150485 A JP 3150485A JP 15048591 A JP15048591 A JP 15048591A JP H04372134 A JPH04372134 A JP H04372134A
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- Japan
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- wiring
- slit
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- pattern
- extending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/43—Layouts of interconnections
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体基板とこの上
に設けられた導電性の配線層とを備える半導体装置及び
その製造装置に関する。
に設けられた導電性の配線層とを備える半導体装置及び
その製造装置に関する。
【０００２】
【従来の技術】従来、集積回路等をなす半導体装置の半
導体基板上に設けられる導電性の配線層については、特
開昭６２−１７４９４８号公報にも開示されているよう
に、パッケージ熱応力による金属配線スライドおよび配
線断線などの不良を少なくするため、チップ周辺部の幅
広金属配線にスリットを挿入する手法が用いられている
。
導体基板上に設けられる導電性の配線層については、特
開昭６２−１７４９４８号公報にも開示されているよう
に、パッケージ熱応力による金属配線スライドおよび配
線断線などの不良を少なくするため、チップ周辺部の幅
広金属配線にスリットを挿入する手法が用いられている
。
【０００３】通常、アルミニウム等の幅広金属配線にス
リットを挿入する場合、その幅広金属配線の直線部ある
いは屈曲部には、チップの周辺部の配線の延在方向に沿
ってスリットが挿入されていた。また、図２に示される
ように幅広配線の分岐部２０では、配線の外形からスリ
ット２１の挿入方向を決めていた。
リットを挿入する場合、その幅広金属配線の直線部ある
いは屈曲部には、チップの周辺部の配線の延在方向に沿
ってスリットが挿入されていた。また、図２に示される
ように幅広配線の分岐部２０では、配線の外形からスリ
ット２１の挿入方向を決めていた。
【０００４】
【発明が解決しようとする課題】しかし、図２にも示す
ように、従来の幅広配線分岐部２０へのスリット２１の
挿入方法では、配線分岐部２０内での電流の流れる方向
を考慮していないため、斜線部に示すスリット２１の間
の領域２２の電流密度が増大し、エレクトロマイグレー
ションを起こしやすくなり、信頼性上好ましくないとい
う課題があった。
ように、従来の幅広配線分岐部２０へのスリット２１の
挿入方法では、配線分岐部２０内での電流の流れる方向
を考慮していないため、斜線部に示すスリット２１の間
の領域２２の電流密度が増大し、エレクトロマイグレー
ションを起こしやすくなり、信頼性上好ましくないとい
う課題があった。
【０００５】また、従来のスリット挿入はＬＳＩベンダ
毎に定められたスリット挿入基準に従って人手で行なう
ため、作業工数が大であった。また、近年レイアウト設
計もＬＳＩベンダではなくＬＳＩ開発者側で行なう例も
増えてきている。しかしこの場合、レイアウト設計の専
門知識や経験のないＬＳＩ開発者側にレイアウトエディ
タを用いてスリット挿入作業を行なってもらうことは現
実的には不可能に近い。
毎に定められたスリット挿入基準に従って人手で行なう
ため、作業工数が大であった。また、近年レイアウト設
計もＬＳＩベンダではなくＬＳＩ開発者側で行なう例も
増えてきている。しかしこの場合、レイアウト設計の専
門知識や経験のないＬＳＩ開発者側にレイアウトエディ
タを用いてスリット挿入作業を行なってもらうことは現
実的には不可能に近い。
【０００６】以上述べた理由によりスリット挿入作業を
自動化する必要がある。
自動化する必要がある。
【０００７】そこで、この発明の目的は、信頼性の高い
配線を提供すると共に、レイアウト設計の専門知識やＬ
ＳＩ開発者にもＬＳＩベンダが定めたスリット挿入基準
を満したスリット挿入を可能にする装置を提供すること
にある。
配線を提供すると共に、レイアウト設計の専門知識やＬ
ＳＩ開発者にもＬＳＩベンダが定めたスリット挿入基準
を満したスリット挿入を可能にする装置を提供すること
にある。
【０００８】
【課題を解決するための手段】この発明は前記課題を解
決するために、半導体基板と、半導体基板上に設けられ
た導電性の配線層とを備える半導体装置において、前記
配線層は第１方向に延在する第１配線部と第１方向とは
異なる第２方向に延在する第２配線部と第１方向及び第
２方向が交差する第３配線部とを有し、前記第１配線部
に第１方向に延在する第１スリットと前記第２配線部に
第２方向に延在する第２スリットと前記第３配線部に前
記第１スリット及び前記第２スリットのスリット長より
短かいスリット長の第３スリットとを設けたものであり
、また、半導体基板上に設けられた複数の方向に延在す
る導電性配線層の平面パターン設計を行う半導体装置の
製造装置において、前記配線層の配線パターンの中心線
と幅とで表現される配線データを蓄積する配線データ蓄
積部と、前記中心線が交わる交点座標及び前記幅等のデ
ータから交差点領域を画定する交差点データを作成する
交差点データ作成部、前記交差点データを蓄積する交差
点データ蓄積部、前記交差点領域と残余の領域とで異な
るパターンのスリットパターンを前記配線パターンに挿
入するスリット挿入処理部、前記スリットパターン及び
前記配線パターンのデータを蓄積するスリット挿入デー
タ蓄積部を設けたものである。
決するために、半導体基板と、半導体基板上に設けられ
た導電性の配線層とを備える半導体装置において、前記
配線層は第１方向に延在する第１配線部と第１方向とは
異なる第２方向に延在する第２配線部と第１方向及び第
２方向が交差する第３配線部とを有し、前記第１配線部
に第１方向に延在する第１スリットと前記第２配線部に
第２方向に延在する第２スリットと前記第３配線部に前
記第１スリット及び前記第２スリットのスリット長より
短かいスリット長の第３スリットとを設けたものであり
、また、半導体基板上に設けられた複数の方向に延在す
る導電性配線層の平面パターン設計を行う半導体装置の
製造装置において、前記配線層の配線パターンの中心線
と幅とで表現される配線データを蓄積する配線データ蓄
積部と、前記中心線が交わる交点座標及び前記幅等のデ
ータから交差点領域を画定する交差点データを作成する
交差点データ作成部、前記交差点データを蓄積する交差
点データ蓄積部、前記交差点領域と残余の領域とで異な
るパターンのスリットパターンを前記配線パターンに挿
入するスリット挿入処理部、前記スリットパターン及び
前記配線パターンのデータを蓄積するスリット挿入デー
タ蓄積部を設けたものである。
【０００９】
【作用】以上のように、本発明によれば幅広金属配線分
岐部へのスリットは配線の外形からだけでなく、配線の
中心線も考慮して設けられ、この分岐部における電流集
中をなくすことができる。さらにこのようなスリットを
有する配線が配線の外形と中心線等のデータに基づきス
リット挿入を行うことにより自動的にパターン形成する
ことができる。
岐部へのスリットは配線の外形からだけでなく、配線の
中心線も考慮して設けられ、この分岐部における電流集
中をなくすことができる。さらにこのようなスリットを
有する配線が配線の外形と中心線等のデータに基づきス
リット挿入を行うことにより自動的にパターン形成する
ことができる。
【００１０】
【実施例】図１は本発明の実施例を説明するための、配
線層のパターン図であり、図３、図４および図５は本発
明の実施例に係るスリットパターンの挿入方法を説明す
るための見取図である。以下、図面に沿って説明する。
線層のパターン図であり、図３、図４および図５は本発
明の実施例に係るスリットパターンの挿入方法を説明す
るための見取図である。以下、図面に沿って説明する。
【００１１】図１は、図示しない半導体基板上に設けら
れた導電性配線層３０を備える半導体装置のパターン図
であり、この配線層３０は水平方向に延在する第１配線
部３１、垂直方向に延在する第２配線部３２、水平方向
及び垂直方向が交差する第３配線部３３（配線分岐部）
からなり、第１配線部３１には水平方向に延在する第１
スリット３４、第２配線部には垂直方向に延在する第２
スリット３５、そして第３配線部には延在方向を問わず
、第１スリット及び第２スリットの延在方向におけるス
リット長よりも短かいスリット長の第３スリット３６が
設けられている。
れた導電性配線層３０を備える半導体装置のパターン図
であり、この配線層３０は水平方向に延在する第１配線
部３１、垂直方向に延在する第２配線部３２、水平方向
及び垂直方向が交差する第３配線部３３（配線分岐部）
からなり、第１配線部３１には水平方向に延在する第１
スリット３４、第２配線部には垂直方向に延在する第２
スリット３５、そして第３配線部には延在方向を問わず
、第１スリット及び第２スリットの延在方向におけるス
リット長よりも短かいスリット長の第３スリット３６が
設けられている。
【００１２】各スリットは、
（１）電流は、配線の外形線に沿って流れる。
【００１３】（２）電流は、配線の中心線に沿って流れ
る。
る。
【００１４】という知見に基づいて形成されている。以
下、スリットパターンの挿入方法について述べる。その
特徴は幅広配線分岐部をいくつかの領域に分割し、その
分割領域毎に電流の流れる方向を割り付けることにある
。スリットの挿入方向は、電流の流れる方向と平行とす
る。
下、スリットパターンの挿入方法について述べる。その
特徴は幅広配線分岐部をいくつかの領域に分割し、その
分割領域毎に電流の流れる方向を割り付けることにある
。スリットの挿入方向は、電流の流れる方向と平行とす
る。
【００１５】１）図３において、配線分岐部１（ａｂｄ
ｅ）より外側の配線２に続く配線中心線３の端点４（ｇ
，ｈ）とその配線２と分岐部１に接する辺５によって定
められる配線分岐部１内の三角領域（タイプ１）６で、
まず領域分割を行う。この三角領域（タイプ１：ｃｄｈ
，ｈｄｅ，ａｇｆ）６の電流の流れる方向７は、配線中
心線３と平行となる。
ｅ）より外側の配線２に続く配線中心線３の端点４（ｇ
，ｈ）とその配線２と分岐部１に接する辺５によって定
められる配線分岐部１内の三角領域（タイプ１）６で、
まず領域分割を行う。この三角領域（タイプ１：ｃｄｈ
，ｈｄｅ，ａｇｆ）６の電流の流れる方向７は、配線中
心線３と平行となる。
【００１６】２）図４において、残りの配線中心線８（
ｇｈ）から残りの配線分岐部９（ａｂｃｈｅｆｇ）の外
形頂点１０（ａ，ｂ，ｃ，ｅ，ｆ）のうち最も近い頂点
を選び三角領域（タイプ２：ｇｃｈ，ｇｈｆ）１１とし
領域分割を行う。この三角領域（タイプ２）１１の電流
の流れる方向７は、配線中心線８と平行となる。
ｇｈ）から残りの配線分岐部９（ａｂｃｈｅｆｇ）の外
形頂点１０（ａ，ｂ，ｃ，ｅ，ｆ）のうち最も近い頂点
を選び三角領域（タイプ２：ｇｃｈ，ｇｈｆ）１１とし
領域分割を行う。この三角領域（タイプ２）１１の電流
の流れる方向７は、配線中心線８と平行となる。
【００１７】３）図５において、残りの配線分岐部１２
（ａｂｃｇ，ｆｈｅ）の外形辺１３（ａｂ，ｂｃ，ｅｆ
）から最も近い配線中心線端点４（ｇ，ｈ）を選び三角
領域（タイプ３）１４（ａｂｇ，ｂｃｇ，ｈｅｆ）とし
領域分割を行う。この三角領域（タイプ３）１４の電流
の流れる方向は、外形辺１３と平行となる。
（ａｂｃｇ，ｆｈｅ）の外形辺１３（ａｂ，ｂｃ，ｅｆ
）から最も近い配線中心線端点４（ｇ，ｈ）を選び三角
領域（タイプ３）１４（ａｂｇ，ｂｃｇ，ｈｅｆ）とし
領域分割を行う。この三角領域（タイプ３）１４の電流
の流れる方向は、外形辺１３と平行となる。
【００１８】図１が、それぞれの三角領域タイプ１（ｃ
ｄｈ，ｈｄｅ，ａｇｆ）、タイプ２（ｇｃｈ，ｇｈｆ）
、タイプ３（ａｂｇ，ｂｃｇ，ｈｅｆ）について、上記
の方法で定義した電流の流れる方向に沿ってスリット挿
入を行った実施例である。なお、配線分岐部内に挿入す
るスリットの長さは、直線部に挿入するスリットの長さ
より短かくしている。こうすることにより配線分岐部内
での電流密度が高い領域の発生を更に押えることができ
るからである。
ｄｈ，ｈｄｅ，ａｇｆ）、タイプ２（ｇｃｈ，ｇｈｆ）
、タイプ３（ａｂｇ，ｂｃｇ，ｈｅｆ）について、上記
の方法で定義した電流の流れる方向に沿ってスリット挿
入を行った実施例である。なお、配線分岐部内に挿入す
るスリットの長さは、直線部に挿入するスリットの長さ
より短かくしている。こうすることにより配線分岐部内
での電流密度が高い領域の発生を更に押えることができ
るからである。
【００１９】図６は、本発明の実施例を示す半導体装置
の幅広配線用スリット挿入装置の構成ブロック図である
。
の幅広配線用スリット挿入装置の構成ブロック図である
。
【００２０】このスリット挿入装置は、データ入力部６
１、配線データ蓄積部６２、端点データ作成部６３、端
点データ蓄積部６４、ソート演算部６５、交差点データ
作成部６６、交点矩形データ蓄積部６７、交差点データ
蓄積部６８、重複交差点データリンク処理部６９、スリ
ット挿入処理部７０、スリットデータ蓄積部７１、出力
データ生成部７２、スリット挿入後データ蓄積部７３、
データ出力部７４から成り、それらは図６に示すように
接続されている。各データ蓄積部６２，６４，６７，６
８，７１，７３は各データを蓄積するためのメモリなど
から成る。残りの各データ作成部や演算部など６１，６
３，６５，６６，６９，７０，７２，７４は、各部毎に
定められた処理を行なうための演算回路やメモリなどを
有する。
１、配線データ蓄積部６２、端点データ作成部６３、端
点データ蓄積部６４、ソート演算部６５、交差点データ
作成部６６、交点矩形データ蓄積部６７、交差点データ
蓄積部６８、重複交差点データリンク処理部６９、スリ
ット挿入処理部７０、スリットデータ蓄積部７１、出力
データ生成部７２、スリット挿入後データ蓄積部７３、
データ出力部７４から成り、それらは図６に示すように
接続されている。各データ蓄積部６２，６４，６７，６
８，７１，７３は各データを蓄積するためのメモリなど
から成る。残りの各データ作成部や演算部など６１，６
３，６５，６６，６９，７０，７２，７４は、各部毎に
定められた処理を行なうための演算回路やメモリなどを
有する。
【００２１】本発明の装置は処理の対象とする配線がそ
の中心線や幅などにより表現されること、および、配線
が直線部、異層交差部、同層交差部、同層同一幅屈曲部
の各部位に分類されることに基づいてスリットの挿入を
各部位毎に行なう。図７，８，９，１０は、本装置内の
各処理部で用いるデータを示す図である。図３は、スリ
ット挿入のため配線の同層交差部を三角領域に分割し、
各領域毎に電流の流れる方向を割付けていることを示す
図である。以下では、図３、図４、図５および図７から
図１０までの図を適宜参照しながら、図６に示す本装置
の動作を説明する。
の中心線や幅などにより表現されること、および、配線
が直線部、異層交差部、同層交差部、同層同一幅屈曲部
の各部位に分類されることに基づいてスリットの挿入を
各部位毎に行なう。図７，８，９，１０は、本装置内の
各処理部で用いるデータを示す図である。図３は、スリ
ット挿入のため配線の同層交差部を三角領域に分割し、
各領域毎に電流の流れる方向を割付けていることを示す
図である。以下では、図３、図４、図５および図７から
図１０までの図を適宜参照しながら、図６に示す本装置
の動作を説明する。
【００２２】１）データ入力部６１は、本装置と接続さ
れている外部の計算機上に貯えられている配線データを
入力し、配線データ蓄積部６２へ書出す。本装置が処理
の対象とする配線データは、中心線とその幅で表現され
る。より詳細には、図７に示すように配線データは、端
点８１の座標値ｘ１，ｙ１、端点８１のレイヤｌ１、端
点８１の関連交差点データへのポインタｐ１、端点８２
の座標値ｘ２，ｙ２、端点８２のレイヤｌ２、端点８２
の関連交差点データへのポインタｐ２、配線の幅ｗ、配
線のレイヤｌからなるｘ１，ｙ１，ｌ１，ｐ１，ｘ２，
ｙ２，ｌ２，ｐ２，ｗ，ｌを持つ。交差点データへのポ
インタは処理の作業用フィールドである。
れている外部の計算機上に貯えられている配線データを
入力し、配線データ蓄積部６２へ書出す。本装置が処理
の対象とする配線データは、中心線とその幅で表現され
る。より詳細には、図７に示すように配線データは、端
点８１の座標値ｘ１，ｙ１、端点８１のレイヤｌ１、端
点８１の関連交差点データへのポインタｐ１、端点８２
の座標値ｘ２，ｙ２、端点８２のレイヤｌ２、端点８２
の関連交差点データへのポインタｐ２、配線の幅ｗ、配
線のレイヤｌからなるｘ１，ｙ１，ｌ１，ｐ１，ｘ２，
ｙ２，ｌ２，ｐ２，ｗ，ｌを持つ。交差点データへのポ
インタは処理の作業用フィールドである。
【００２３】２）次に、端点データ作成部６３は、配線
データ蓄積部６２からデータを順に読出し、図８に示す
端点８３のデータ、端点の座標値ｘ，ｙ、端点のレイヤ
ｌ、端点の関連配線データへのポインタｐを作成し端点
データ蓄積部６４へ書き出す。端点データは、図９に示
す交差点データを作成するための補助的なデータである
。端点データの配線データへのポインタには対応する配
線データの同データ蓄積部内メモリのアドレスを記入す
る。
データ蓄積部６２からデータを順に読出し、図８に示す
端点８３のデータ、端点の座標値ｘ，ｙ、端点のレイヤ
ｌ、端点の関連配線データへのポインタｐを作成し端点
データ蓄積部６４へ書き出す。端点データは、図９に示
す交差点データを作成するための補助的なデータである
。端点データの配線データへのポインタには対応する配
線データの同データ蓄積部内メモリのアドレスを記入す
る。
【００２４】３）次に、ソート演算部６５は端点データ
をｘ，ｙ，ｌをキーとしてソートする ４）次に、交差点データ作成部６６は、端点データ蓄積
部６４から順に同一座標を持つデータを読出し、図９に
示す交差点データを作成し交差点データ蓄積部６８へ書
出す。ここで、交差点データは交差点の座標値ｘ，ｙ、
交差点領域の幅ｗ、交差点領域の長さｈ、それぞれ交差
点のｘの正方向、ｙの正方向、ｘの負方向、ｙの負方向
の配線データへのポインタｐｅ，ｐｎ，ｐｗ，ｐｓおよ
びそれぞれ交差点のＸの正方向、ｙの正方向、ｘの負方
向、ｙの負方向の重複交差点データへのポインタ、ｄｅ
，ｄｎ，ｄｗ，ｄｓを持つ。重複交差点データへのポイ
ンタは、本ステップでは何も記入しない。また、図１０
に示す交点矩形データも合せて作成し、交点矩形データ
蓄積部６７へ書出す。交点矩形データは、交差点の座標
値ｘ，ｙ、交差点領域の幅ｗ、交差点領域の長さｈ、交
差点データへのポインタｐからなり、互いにその領域が
重複している交差点データをリンクするための補助的な
データである。交差点データへのポインタには、関係す
る交差点データの同データ蓄積部内メモリのアドレスを
記入する。
をｘ，ｙ，ｌをキーとしてソートする ４）次に、交差点データ作成部６６は、端点データ蓄積
部６４から順に同一座標を持つデータを読出し、図９に
示す交差点データを作成し交差点データ蓄積部６８へ書
出す。ここで、交差点データは交差点の座標値ｘ，ｙ、
交差点領域の幅ｗ、交差点領域の長さｈ、それぞれ交差
点のｘの正方向、ｙの正方向、ｘの負方向、ｙの負方向
の配線データへのポインタｐｅ，ｐｎ，ｐｗ，ｐｓおよ
びそれぞれ交差点のＸの正方向、ｙの正方向、ｘの負方
向、ｙの負方向の重複交差点データへのポインタ、ｄｅ
，ｄｎ，ｄｗ，ｄｓを持つ。重複交差点データへのポイ
ンタは、本ステップでは何も記入しない。また、図１０
に示す交点矩形データも合せて作成し、交点矩形データ
蓄積部６７へ書出す。交点矩形データは、交差点の座標
値ｘ，ｙ、交差点領域の幅ｗ、交差点領域の長さｈ、交
差点データへのポインタｐからなり、互いにその領域が
重複している交差点データをリンクするための補助的な
データである。交差点データへのポインタには、関係す
る交差点データの同データ蓄積部内メモリのアドレスを
記入する。
【００２５】５）次に、ソート演算部６５は、交点矩形
データをｙ，ｘをキーとしてソートする。
データをｙ，ｘをキーとしてソートする。
【００２６】６）次に、重複交差点データリンク処理部
６９は、交点矩形データを同蓄積部６７より順に読出し
、ｘ方向で互いにその領域が重複する交差点データをリ
ンクする。より詳細には、領域が重複する交差点データ
の同蓄積部内メモリのアドレスを交差点データの重複交
差点データへのポインタに記入する。
６９は、交点矩形データを同蓄積部６７より順に読出し
、ｘ方向で互いにその領域が重複する交差点データをリ
ンクする。より詳細には、領域が重複する交差点データ
の同蓄積部内メモリのアドレスを交差点データの重複交
差点データへのポインタに記入する。
【００２７】７）次に、ｙ方向についても前記ステップ
５），６）と同様な処理を行なう。
５），６）と同様な処理を行なう。
【００２８】８）次に、スリット挿入処理部７０は、交
差点データを同蓄積部６８から順に読出し、配線の各部
位毎にスリット挿入を行なう。なお、本処理の以降の説
明では、本装置の自動スリット挿入機能のうち、特徴的
な同層交差部へのスリット挿入処理について述べる。
差点データを同蓄積部６８から順に読出し、配線の各部
位毎にスリット挿入を行なう。なお、本処理の以降の説
明では、本装置の自動スリット挿入機能のうち、特徴的
な同層交差部へのスリット挿入処理について述べる。
【００２９】本装置では、図５に示したように同層交差
部内を流れる電流は配線中心線および配線外形線１３に
沿って流れるという知見に基づき、同層交差部を後述の
三角領域に分け、各領域毎に電流の流れる方向を割当て
、電流の流れる方向と平行にスリットを挿入する。
部内を流れる電流は配線中心線および配線外形線１３に
沿って流れるという知見に基づき、同層交差部を後述の
三角領域に分け、各領域毎に電流の流れる方向を割当て
、電流の流れる方向と平行にスリットを挿入する。
【００３０】本ステップでは、交差点データから下記の
３種類の三角領域を認識し、三角領域毎に定められた電
流の流れる方向に沿ってスリットを挿入するためのスリ
ット挿入位置および方向を算出してスリットデータを作
成し、スリットデータ蓄積部７１へ書出す。
３種類の三角領域を認識し、三角領域毎に定められた電
流の流れる方向に沿ってスリットを挿入するためのスリ
ット挿入位置および方向を算出してスリットデータを作
成し、スリットデータ蓄積部７１へ書出す。
【００３１】（ａ）三角領域（タイプ１：ｃｄｈ，ｈｄ
ｅ，ａｇｆ）：図５に例示する配線中心線端点４と配線
直線部と接する辺（ｃｄ，ｄｅ，ｆａ）で定義される三
角領域。電流の流れる方向（矢印）は、配線中心線３と
平行。
ｅ，ａｇｆ）：図５に例示する配線中心線端点４と配線
直線部と接する辺（ｃｄ，ｄｅ，ｆａ）で定義される三
角領域。電流の流れる方向（矢印）は、配線中心線３と
平行。
【００３２】（ｂ）三角領域（タイプ２：ｃｈｇ，ｇｈ
ｆ）：図５に例示する同層交差部（ａｂｄｅ）内の１つ
の端点４から隣接する他の端点４で定義される配線中心
線１０と対向する同層交差部の外形頂点（ｃ，ｆ）によ
り定義される三角領域。電流の流れる方向は、配線中心
線１０と平行。
ｆ）：図５に例示する同層交差部（ａｂｄｅ）内の１つ
の端点４から隣接する他の端点４で定義される配線中心
線１０と対向する同層交差部の外形頂点（ｃ，ｆ）によ
り定義される三角領域。電流の流れる方向は、配線中心
線１０と平行。
【００３３】（ｃ）三角領域（タイプ３：ａｂｇ，ｂｃ
ｇ，ｈｅｆ）：図５に例示する同層交差部外形辺（ａｂ
，ｂｃ，ｅｆ）と対向する配線中心線端点４により定義
される三角領域。電流の流れる方向は、外形線１３と平
行。
ｇ，ｈｅｆ）：図５に例示する同層交差部外形辺（ａｂ
，ｂｃ，ｅｆ）と対向する配線中心線端点４により定義
される三角領域。電流の流れる方向は、外形線１３と平
行。
【００３４】９）次に、出力データ生成部７２は、交差
点データおよびスリットデータなどを順次入力し、スリ
ット挿入後の図形データ（ＧＤＳＩＩストリームデータ
など）に変換し、スリット挿入後データ蓄積部７３に書
出す。
点データおよびスリットデータなどを順次入力し、スリ
ット挿入後の図形データ（ＧＤＳＩＩストリームデータ
など）に変換し、スリット挿入後データ蓄積部７３に書
出す。
【００３５】１０）次に、データ出力部７４は、本装置
と接続されている外部の計算機へスリット挿入後の図形
データを出力する。
と接続されている外部の計算機へスリット挿入後の図形
データを出力する。
【００３６】以上のように本発明の実施例によれば、図
６に示される製造装置を用いることにより、半導体基板
上に設けられた導電性の配線層の同層交差部ａｂｄｅに
他の部分のスリットより短かいスリット長のスリットを
自動的に設けることができ、また、前記タイプ１および
タイプ２の三角領域には配線中心線３，１０と平行に、
前記タイプ３の三角領域には外形線１３と平行に、自動
的にスリットを設けることができ、その様にして得られ
た図１に示されるスリット３４〜３６を有する配線は、
局所的な電流集中がなくエレクトロマイグレーションな
どによる信頼性の低下を防止できる。
６に示される製造装置を用いることにより、半導体基板
上に設けられた導電性の配線層の同層交差部ａｂｄｅに
他の部分のスリットより短かいスリット長のスリットを
自動的に設けることができ、また、前記タイプ１および
タイプ２の三角領域には配線中心線３，１０と平行に、
前記タイプ３の三角領域には外形線１３と平行に、自動
的にスリットを設けることができ、その様にして得られ
た図１に示されるスリット３４〜３６を有する配線は、
局所的な電流集中がなくエレクトロマイグレーションな
どによる信頼性の低下を防止できる。
【００３７】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、電流の流れる経路を考慮し、電流の流れる方向
と平行にスリットを挿入したので、半導体装置として用
いる際金属配線内における局所的に電流密度が高い領域
の発生が抑えられ、エレクトロマイグレーションなどに
よる信頼性の低下を避けることが可能となる。また、本
発明によれば、その様なスリットを有する導電層パター
ンを容易に得ることができる。
よれば、電流の流れる経路を考慮し、電流の流れる方向
と平行にスリットを挿入したので、半導体装置として用
いる際金属配線内における局所的に電流密度が高い領域
の発生が抑えられ、エレクトロマイグレーションなどに
よる信頼性の低下を避けることが可能となる。また、本
発明によれば、その様なスリットを有する導電層パター
ンを容易に得ることができる。
【図１】本発明の実施例を説明するための、配線層のパ
ターン図である。
ターン図である。
【図２】従来の配線層のパターン図である。
【図３】本発明実施例に係るスリット挿入第１ステップ
を説明するための見取図である。
を説明するための見取図である。
【図４】本発明実施例に係るスリット挿入第２ステップ
を説明するための見取図である。
を説明するための見取図である。
【図５】本発明実施例に係るスリット挿入第３ステップ
を説明するための見取図である。
を説明するための見取図である。
【図６】本発明実施例の製造装置を説明するための構成
ブロック図である。
ブロック図である。
【図７】本発明に係る配線データの概念図である。
【図８】本発明に係る端点データの概念図である。
【図９】本発明に係る交差点データの概念図である。
【図１０】本発明に係る交点矩形データの概念図である
。
。
３０ 配線
Claims (5)
- 【請求項１】 半導体基板と、半導体基板上に設けら
れた導電性の配線層とを備える半導体装置において、前
記配線層は第１方向に延在する第１配線部と第１方向と
は異なる第２方向に延在する第２配線部と第１方向及び
第２方向が交差する第３配線部とを有し、前記第１配線
部に第１方向に延在する第１スリットと前記第２配線部
に第２方向に延在する第２スリットと前記第３配線部に
前記第１スリット及び前記第２スリットのスリット長よ
り短かいスリット長の第３スリットとを設けたことを特
徴とする半導体装置。 - 【請求項２】 前記第３スリットが第１方向に延在す
るスリットと前記第２配線部近傍に第２方向に延在する
スリットとを含むことを特徴とする請求項１記載の半導
体装置。 - 【請求項３】 半導体基板と、半導体基板上に設けら
れた導電性の配線層とを備える半導体装置において、前
記配線層は第１方向に延在する第１配線部とこの第１配
線部の途中の１部から第２方向に延在する第２配線部と
を有し、前記第１配線部に第１方向に延在する第１スリ
ットと前記第２配線部に第２方向に延在する第２スリッ
トと前記第２配線部の第２方向延長部である第１配線部
に第２方向に延在する第３スリットとを設けたことを特
徴とする半導体装置。 - 【請求項４】 半導体基板上に設けられ、第１方向に
延在する第１配線部と第２方向に延在する第２配線部と
第１方向及び第２方向が交差する第３配線部とを有する
導電性配線層の平面パターン設計を行う半導体装置の製
造装置において、前記配線層のパターンデータを蓄積す
る配線データ蓄積部と、前記配線データ蓄積部に蓄積さ
れた配線データに基づいて、前記第１配線部に第１方向
に延在する第１スリットパターンと前記第２配線部に第
２方向に延在する第２スリットパターンと前記第３配線
部に前記第１及び第２スリットパターンの長さより短か
い第３スリットパターンとを前記配線層のパターンに挿
入するスリット挿入処理部と、前記配線層のパターンと
第１スリットパターンと第２スリットパターンと第３ス
リットパターンとを出力するデータ出力部とを備えてな
る半導体装置の製造装置。 - 【請求項５】 半導体基板上に設けられた複数の方向
に延在する導電性配線層の平面パターン設計を行う半導
体装置の製造装置において、前記配線層の配線パターン
の中心線と幅とで表現される配線データを蓄積する配線
データ蓄積部と、前記中心線が交わる交点座標及び前記
幅のデータから交差点領域を画定する交差点データを作
成する交差点データ作成部、前記交差点データを蓄積す
る交差点データ蓄積部、前記交差点領域と残余の領域と
で異なるパターンのスリットパターンを前記配線パター
ンに挿入するスリット挿入処理部、前記スリットパター
ン及び前記配線パターンのデータを蓄積するスリット挿
入データ蓄積部を備えてなることを特徴とする半導体装
置の製造装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3150485A JP3004083B2 (ja) | 1991-06-21 | 1991-06-21 | 半導体装置及びその製造装置 |
| US07/899,853 US5329162A (en) | 1991-06-21 | 1992-06-17 | Semiconductor device having a conductor layer provided over a semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3150485A JP3004083B2 (ja) | 1991-06-21 | 1991-06-21 | 半導体装置及びその製造装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH04372134A true JPH04372134A (ja) | 1992-12-25 |
| JP3004083B2 JP3004083B2 (ja) | 2000-01-31 |
Family
ID=15497909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3150485A Expired - Fee Related JP3004083B2 (ja) | 1991-06-21 | 1991-06-21 | 半導体装置及びその製造装置 |
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| Country | Link |
|---|---|
| US (1) | US5329162A (ja) |
| JP (1) | JP3004083B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6222135B1 (en) * | 1997-10-30 | 2001-04-24 | International Business Machines Corporation | Circuit board for preventing solder failures |
| JP2023052638A (ja) * | 2017-03-07 | 2023-04-11 | 長江存儲科技有限責任公司 | メモリデバイスおよびその形成方法 |
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| KR0170316B1 (ko) * | 1995-07-13 | 1999-02-01 | 김광호 | 반도체 장치의 패드 설계 방법 |
| US5712510A (en) * | 1995-08-04 | 1998-01-27 | Advanced Micro Devices, Inc. | Reduced electromigration interconnection line |
| US5689139A (en) * | 1995-09-11 | 1997-11-18 | Advanced Micro Devices, Inc. | Enhanced electromigration lifetime of metal interconnection lines |
| JP2755239B2 (ja) * | 1995-11-25 | 1998-05-20 | 日本電気株式会社 | 半導体装置用パッケージ |
| JPH09199587A (ja) * | 1996-01-12 | 1997-07-31 | Nec Corp | 半導体装置 |
| US5773895A (en) * | 1996-04-03 | 1998-06-30 | Intel Corporation | Anchor provisions to prevent mold delamination in an overmolded plastic array package |
| JP3500308B2 (ja) | 1997-08-13 | 2004-02-23 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 集積回路 |
| PL331114A1 (en) | 1998-01-28 | 1999-08-02 | Chipworks | Method of analysing an integrated circuit, method of visualising an integrated circuit and method of analysing at last a portion of integrated circuit |
| FR2781083B1 (fr) * | 1998-07-09 | 2002-09-06 | Commissariat Energie Atomique | Interconnexion de dispositifs electroniques integres haute tension |
| JP4228418B2 (ja) | 1998-07-30 | 2009-02-25 | 沖電気工業株式会社 | 半導体装置 |
| JP2000294639A (ja) * | 1999-04-09 | 2000-10-20 | Oki Electric Ind Co Ltd | 半導体装置 |
| KR100410990B1 (ko) * | 2001-02-20 | 2003-12-18 | 삼성전자주식회사 | 다층배선을 갖는 반도체 장치 및 그의 제조방법 |
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| JPS62174948A (ja) * | 1986-01-28 | 1987-07-31 | Mitsubishi Electric Corp | 半導体装置 |
| JP2632513B2 (ja) * | 1986-08-12 | 1997-07-23 | ヤマハ発動機株式会社 | 自動二輪車の前照灯取付装置 |
| US5055907A (en) * | 1989-01-25 | 1991-10-08 | Mosaic, Inc. | Extended integration semiconductor structure with wiring layers |
-
1991
- 1991-06-21 JP JP3150485A patent/JP3004083B2/ja not_active Expired - Fee Related
-
1992
- 1992-06-17 US US07/899,853 patent/US5329162A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3004083B2 (ja) | 2000-01-31 |
| US5329162A (en) | 1994-07-12 |
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