JPH0437312A - 高機能ｐｌｄ - Google Patents
高機能ｐｌｄInfo
- Publication number
- JPH0437312A JPH0437312A JP14482090A JP14482090A JPH0437312A JP H0437312 A JPH0437312 A JP H0437312A JP 14482090 A JP14482090 A JP 14482090A JP 14482090 A JP14482090 A JP 14482090A JP H0437312 A JPH0437312 A JP H0437312A
- Authority
- JP
- Japan
- Prior art keywords
- pld
- ram
- input
- output
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 abstract description 4
- 238000004549 pulsed laser deposition Methods 0.000 description 35
- 230000003068 static effect Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000006386 memory function Effects 0.000 description 2
- 238000007664 blowing Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明はＰＬＤの内部構成の改良に関する。
【 従 来 の 技 術 】ＰＬＤはＰｒ
ｏｇｒａｍｍａｂｌｅ Ｌｏｇｌｃ Ｄｅｖｌｃｅの略
でユーザが論理演算の中身を自由に指定できるデジタル
ＩＣである。８１半導体で作られる。 例えば多入力のＮＡＮＤあるいはＮＯＲ回路素子がチッ
プ上に縦横に多数形成してあり、入力、出力は複数ある
。入力の値とその否定の値とが任意の組み合わせで多入
力否定論理積回路、多入力否定論理和回路に与えられ否
定論理積、否定論理和の演算結果が出力に現れる。多入
力ＡＮＤ １多入力ＯＲ回路の組み合わせもある。入力
線とこれらの論理演算回路との結線状態は任意に指定で
きる。 バイポーラＰＬＤの場合は、結線部がヒユーズまたはＰ
Ｎ接合になっている。結線したくない部分は大電流また
は電圧をかけてヒユーズを切ったりＰＮ接合を破壊した
りする。ＣＭＯＳのＰＬＤの場合はゲート、ソース間に
電圧をかけフローテイングゲートに電子を注入すること
によって行われる。標準論理ＩＣに比べて設計の自由度
は大きい。 しかもＩＣとしては標準化されているので入手しやすく
安価である。あくまで論理演算をするのであるから高速
処理ができる。コンピュータによる演算はソフトウェア
により任意の演算を可能とするが速度が遅く、論理演算
素子によるものには及ハナい。ＴＴＬ、ＣＭＯＳレベル
のものがある。 ＲＡＭはやはりＳｌ半導体チップでできている。 記憶素子で、アドレス、データ入力、データ出力がある
。個々の素子はインバータを２つ組み合わせたものであ
る。スタティックＲＡＭとダイナミックＲＡＭがある。 スタティックＲＡＭにはさらにＮＨＯ２ＲＡＭ、 ＮＣ
ＭＯＳ ＲＡＭ 、 ＣＭＯＳ ＲＡＭ等がある。これ
らは主に個々の素子部分の違いによるＦＥＴをいくつか
組み合わせてフリップフロップとしている。縦横に同じ
素子が並んでおり、コントロールラインやデータライン
が縦横に設けられている。これらはコンデンサを必要と
しない。リフレッシュも不要であるが集積度に劣る。 ダイナミックＲＡＭはコンデンサとスイッチングトラン
ジスタの組み合わせで一つの素子がなりたっており、コ
ンデンサの放電を補充するためにＩＪ’ ７ Ｌ／ッシ
ュカ必要である。コントロールラインやデータラインが
縦横にあるのはスタティックのＲＡＭと同じである。 ＰＬＤもＲＡＭも市販のものがあり、それぞれの用途に
使われている。 ＲＡＭはコンピュータの記憶素子として使われることが
多い。アドレスを指定しデータを入力し、また出力する
のであるから、コンピュータの制御作用の存在が前提と
なる。 一方ＰＬＤの方は、高速の論理演算を行う素子なのであ
るから、あくまで標準論理演算ＩＣと同列と考えられる
。センサ信号を予備的に処理したりするコンピュータで
の処理の前段階に使われたり、あるいはコンピュータを
含まない比較的単純な処理であるが高速の処理をしたい
という場合に使われる。コンピュータによる処理は汎用
性に富み自由度が高いがプログラムを介して動くので動
作が遅いという難点がある。このように一般にＲＡＭと
ＰＬＤは使われる場所が違う。 ＰＬＤでも単に継時的な論理演算だけでなく、記憶機能
を持つようにしたものがある。これは論理演算出力をデ
ータフリップフロップで一時保持しこれを論理演算の入
力にフィードバックするものである。こうすると１クロ
ツクまたは数クロック前のデータの影響を残すことがで
きる。 データフリップフロップの集合したものをレジスタとい
うがＰＬＤには論理演算部の他にレジスタを含むものが
ある。既に述べたように論理演算部では多入力否定論理
和、否定論理積、論理積、否定、論理和等の素子が縦横
に形成されているがこれらだけでは時間的にデータを保
存することができない。論理演算部の後段にレジスタが
あれば出力の一部をフィードバックできるので例えば複
雑なカウンタでも自由に設計できる。このように論理素
子の後段にデータフリップフロップよりなるレジスタを
持つものも市販されている。このような場合もちろんレ
ジスタ部分も論理演算部も同一の８１チツプに作製され
ている。これらをあわせてひとつのＩＣとなっているの
である。
ｏｇｒａｍｍａｂｌｅ Ｌｏｇｌｃ Ｄｅｖｌｃｅの略
でユーザが論理演算の中身を自由に指定できるデジタル
ＩＣである。８１半導体で作られる。 例えば多入力のＮＡＮＤあるいはＮＯＲ回路素子がチッ
プ上に縦横に多数形成してあり、入力、出力は複数ある
。入力の値とその否定の値とが任意の組み合わせで多入
力否定論理積回路、多入力否定論理和回路に与えられ否
定論理積、否定論理和の演算結果が出力に現れる。多入
力ＡＮＤ １多入力ＯＲ回路の組み合わせもある。入力
線とこれらの論理演算回路との結線状態は任意に指定で
きる。 バイポーラＰＬＤの場合は、結線部がヒユーズまたはＰ
Ｎ接合になっている。結線したくない部分は大電流また
は電圧をかけてヒユーズを切ったりＰＮ接合を破壊した
りする。ＣＭＯＳのＰＬＤの場合はゲート、ソース間に
電圧をかけフローテイングゲートに電子を注入すること
によって行われる。標準論理ＩＣに比べて設計の自由度
は大きい。 しかもＩＣとしては標準化されているので入手しやすく
安価である。あくまで論理演算をするのであるから高速
処理ができる。コンピュータによる演算はソフトウェア
により任意の演算を可能とするが速度が遅く、論理演算
素子によるものには及ハナい。ＴＴＬ、ＣＭＯＳレベル
のものがある。 ＲＡＭはやはりＳｌ半導体チップでできている。 記憶素子で、アドレス、データ入力、データ出力がある
。個々の素子はインバータを２つ組み合わせたものであ
る。スタティックＲＡＭとダイナミックＲＡＭがある。 スタティックＲＡＭにはさらにＮＨＯ２ＲＡＭ、 ＮＣ
ＭＯＳ ＲＡＭ 、 ＣＭＯＳ ＲＡＭ等がある。これ
らは主に個々の素子部分の違いによるＦＥＴをいくつか
組み合わせてフリップフロップとしている。縦横に同じ
素子が並んでおり、コントロールラインやデータライン
が縦横に設けられている。これらはコンデンサを必要と
しない。リフレッシュも不要であるが集積度に劣る。 ダイナミックＲＡＭはコンデンサとスイッチングトラン
ジスタの組み合わせで一つの素子がなりたっており、コ
ンデンサの放電を補充するためにＩＪ’ ７ Ｌ／ッシ
ュカ必要である。コントロールラインやデータラインが
縦横にあるのはスタティックのＲＡＭと同じである。 ＰＬＤもＲＡＭも市販のものがあり、それぞれの用途に
使われている。 ＲＡＭはコンピュータの記憶素子として使われることが
多い。アドレスを指定しデータを入力し、また出力する
のであるから、コンピュータの制御作用の存在が前提と
なる。 一方ＰＬＤの方は、高速の論理演算を行う素子なのであ
るから、あくまで標準論理演算ＩＣと同列と考えられる
。センサ信号を予備的に処理したりするコンピュータで
の処理の前段階に使われたり、あるいはコンピュータを
含まない比較的単純な処理であるが高速の処理をしたい
という場合に使われる。コンピュータによる処理は汎用
性に富み自由度が高いがプログラムを介して動くので動
作が遅いという難点がある。このように一般にＲＡＭと
ＰＬＤは使われる場所が違う。 ＰＬＤでも単に継時的な論理演算だけでなく、記憶機能
を持つようにしたものがある。これは論理演算出力をデ
ータフリップフロップで一時保持しこれを論理演算の入
力にフィードバックするものである。こうすると１クロ
ツクまたは数クロック前のデータの影響を残すことがで
きる。 データフリップフロップの集合したものをレジスタとい
うがＰＬＤには論理演算部の他にレジスタを含むものが
ある。既に述べたように論理演算部では多入力否定論理
和、否定論理積、論理積、否定、論理和等の素子が縦横
に形成されているがこれらだけでは時間的にデータを保
存することができない。論理演算部の後段にレジスタが
あれば出力の一部をフィードバックできるので例えば複
雑なカウンタでも自由に設計できる。このように論理素
子の後段にデータフリップフロップよりなるレジスタを
持つものも市販されている。このような場合もちろんレ
ジスタ部分も論理演算部も同一の８１チツプに作製され
ている。これらをあわせてひとつのＩＣとなっているの
である。
従来ＰＬＤとＲＡＭが同列で使われるということは少な
かったと思われる。それゆえＰＬＤをＲＡＭに接続して
使用するという場合は配線を描いたプリント基板に市販
のＰＬＤとＲＡＭをとりつけることによって行われなけ
ればならなかった。 このようにすると設計の自由度は高いが信号はプリント
基板上の配線パターンを通して流れるので信号の遅延が
ある。高速のンステムを構築したい場合これは無視でき
ない問題である。信号の遅延を少なくするためには配線
パターンをできるだけ短くしなければならない。ＩＣ内
での遅延とプリント基板配線での遅延が足しあわされる
のでかなりの遅延となる。 先程も説明したように論理演算部とデータフリップフロ
ップよりなるレジスタが内蔵されたＰＬＤは既にある。 これはデータフリップフロップの出力を論理演算部の入
力に戻すものである。どの入力とも接続できるようにな
っている。 しかしレジスタに含まれる２以上のデータフリップフロ
ップ同士についての相互作用がないので２クロック以上
離れたデータを保存できないし２クロック以上離れたデ
ータの間で論理演算することができない。また保存され
ているデータ間で演算できないという不便なところがあ
る。 ＲＡＭが内蔵されたゲートアレイといったものも製品と
して出されている。しかしゲートアレイの場合は開発賛
が嵩むし、開発期間が長くなるといった難点がある。 高速の論理演算回路であって自由に演算を指定でき而も
記憶機能を宵する電子回路素子を提供することが本発明
の目的である。
かったと思われる。それゆえＰＬＤをＲＡＭに接続して
使用するという場合は配線を描いたプリント基板に市販
のＰＬＤとＲＡＭをとりつけることによって行われなけ
ればならなかった。 このようにすると設計の自由度は高いが信号はプリント
基板上の配線パターンを通して流れるので信号の遅延が
ある。高速のンステムを構築したい場合これは無視でき
ない問題である。信号の遅延を少なくするためには配線
パターンをできるだけ短くしなければならない。ＩＣ内
での遅延とプリント基板配線での遅延が足しあわされる
のでかなりの遅延となる。 先程も説明したように論理演算部とデータフリップフロ
ップよりなるレジスタが内蔵されたＰＬＤは既にある。 これはデータフリップフロップの出力を論理演算部の入
力に戻すものである。どの入力とも接続できるようにな
っている。 しかしレジスタに含まれる２以上のデータフリップフロ
ップ同士についての相互作用がないので２クロック以上
離れたデータを保存できないし２クロック以上離れたデ
ータの間で論理演算することができない。また保存され
ているデータ間で演算できないという不便なところがあ
る。 ＲＡＭが内蔵されたゲートアレイといったものも製品と
して出されている。しかしゲートアレイの場合は開発賛
が嵩むし、開発期間が長くなるといった難点がある。 高速の論理演算回路であって自由に演算を指定でき而も
記憶機能を宵する電子回路素子を提供することが本発明
の目的である。
本発明のＰＬＤは、
トランジスタとコンデンサとを含み縦横に多数設けられ
るメモリセルとメモリセルを縦横に結合するコントロー
ルラインおよびデータラインを含みアドレス入力とデー
タの入出力とを有するＲＡＭと、複数の入力と出力とを
有し和演算回路、積演算回路、否定回路、否定論理和回
路、否定論理積回路、排他論理和回路など同一の回路素
子が多数組み合わされており積、和、否定演算素子と入
力の結線状態を決めることによりこれら複数の入力の値
と出力の値の関係とを任意に指定できるようにしたＰＬ
Ｄとが、同一の半導体チップ上に形成されＰＬＤの出力
の一部がチップ上の配線によってＲＡＭのアドレス入力
、データ入力に接続されＲＡＭの出力がＰＬＤの入力の
一部にチップ上の配線によって接続されていることを特
徴とする
るメモリセルとメモリセルを縦横に結合するコントロー
ルラインおよびデータラインを含みアドレス入力とデー
タの入出力とを有するＲＡＭと、複数の入力と出力とを
有し和演算回路、積演算回路、否定回路、否定論理和回
路、否定論理積回路、排他論理和回路など同一の回路素
子が多数組み合わされており積、和、否定演算素子と入
力の結線状態を決めることによりこれら複数の入力の値
と出力の値の関係とを任意に指定できるようにしたＰＬ
Ｄとが、同一の半導体チップ上に形成されＰＬＤの出力
の一部がチップ上の配線によってＲＡＭのアドレス入力
、データ入力に接続されＲＡＭの出力がＰＬＤの入力の
一部にチップ上の配線によって接続されていることを特
徴とする
ＰＬＤとＲＡＭが同一の５１基板の上に形成されている
。論理演算部と自由度の高い記憶素子が１チツプ上に一
体化していることになる。ＰＬＤを含むので任意の論理
演算を指定することができるＲＡＭを含むので任意の時
刻の入力データをも保持することができる。したがって
ＰＬＤの機能をより一層高めることができる。 ＲＡＭの方からこの電子回路素子をみればＲＡＭにデー
タを予め論理演算してから入力したいということがあり
この場合ＰＬＤによって任意の予備演算をすることがで
きＲＡＭの機能を高めることができる。 さらに同一のＳｌチップにＲＡＭとＰＬＤが製作されチ
ップ上の短い配線パターンによって信号が伝達されるの
で信号の遅延が少ない。また配線パターンは同一の面内
にあるのでマイクロストリップラインにすることができ
高速の信号でも歪みを少なくすることができる。高速演
算を行う素子として好適である。
。論理演算部と自由度の高い記憶素子が１チツプ上に一
体化していることになる。ＰＬＤを含むので任意の論理
演算を指定することができるＲＡＭを含むので任意の時
刻の入力データをも保持することができる。したがって
ＰＬＤの機能をより一層高めることができる。 ＲＡＭの方からこの電子回路素子をみればＲＡＭにデー
タを予め論理演算してから入力したいということがあり
この場合ＰＬＤによって任意の予備演算をすることがで
きＲＡＭの機能を高めることができる。 さらに同一のＳｌチップにＲＡＭとＰＬＤが製作されチ
ップ上の短い配線パターンによって信号が伝達されるの
で信号の遅延が少ない。また配線パターンは同一の面内
にあるのでマイクロストリップラインにすることができ
高速の信号でも歪みを少なくすることができる。高速演
算を行う素子として好適である。
第１図は本発明の実施例にかかるＰＬＤの内部構成ブロ
ック図である。波線で囲んだ部分が本発明の高機能ＰＬ
Ｄである。ＡＮＤ・ＯＲ７１４部１はＰＬＤに当たる部
分である。これは多入力ＡＮＤ素子、多入力ＯＲ素子が
縦横に多数形成されている領域である。これは外部入力
端子Ｙ Ｉ、ＹＥ、” ” Ｙｍを有する。ＰＬＤは外
部入力から入力された信号を所望の論理和、論理積、否
定等の処理をして出力端子に信号を生ずる。 ＲＡＭ部２も同一の５１基板の上に製作されている。Ｒ
ＡＭ２はアドレス入力、データ入力、データ出力を有す
る。このような点は従来のＲＡＭと同じである。 ＰＬＤの出力の一部は外部の出力ＸＩＮ Ｘ２、・・ｘ
Ｍとなる。ＰＬＤの出力の一部は内部配線ＸＩＮ Ｘ２
・ＩＩＩＩ・ＸｓによってＲＡＭ部２に接続される。 ＲＡＭ部２の出力も内部配線によってＰＬＤの一部の入
力に内部配線ｙ１、ｙ２、ｅｅ・ｙ９に接続される。信
号が内部配線によって伝達されるので信号遅延が少な（
また信号のための配線の面積が小さくなる。 ここでは
ＰＬＤ部を０Ｒ−ＡＮＤアレイとしているがＮＡＮＤｌ
ＮＯＲで回路を構成しても良いのはもちろんである。 【 発 明 の 効 果 ］記記憶子であ
るＲＡＭと論理演算素子であるＰＬＤを同一のＳｌ基板
チップ上に形成している。このため両者を繋ぐ配線が短
くなり信号の遅延が少なくなる。高速の信号処理に好適
で高速であっても信号の減退や歪みが小さい。また個々
のＰＬＤとＲＡＭをプリント基板の上に実装したものに
比べてパッケージや配線が少なくなる分小型化できる。 これをＰＬＤからみると出力にデータ保持できるＲＡＭ
を繋いでいるので任意の時間的に離れたデータ間での演
算が可能になる。つまりＰＬＤの機能が高まると考える
ことができる。 これをＲＡＭからみるとＲＡＭとその辺のロジック回路
を１チツプに一体化できるのでＲＡＭの機能が高まると
いうこともできる。ＲＡＭはコンピュータの指示によっ
て始めて動くものであることが多いが、ＰＬＤによる前
処理ができるので継時的に生ずるセンサ等の信号を直接
記憶するための素子など独立の素子としての使い方もで
きるようになる。
ック図である。波線で囲んだ部分が本発明の高機能ＰＬ
Ｄである。ＡＮＤ・ＯＲ７１４部１はＰＬＤに当たる部
分である。これは多入力ＡＮＤ素子、多入力ＯＲ素子が
縦横に多数形成されている領域である。これは外部入力
端子Ｙ Ｉ、ＹＥ、” ” Ｙｍを有する。ＰＬＤは外
部入力から入力された信号を所望の論理和、論理積、否
定等の処理をして出力端子に信号を生ずる。 ＲＡＭ部２も同一の５１基板の上に製作されている。Ｒ
ＡＭ２はアドレス入力、データ入力、データ出力を有す
る。このような点は従来のＲＡＭと同じである。 ＰＬＤの出力の一部は外部の出力ＸＩＮ Ｘ２、・・ｘ
Ｍとなる。ＰＬＤの出力の一部は内部配線ＸＩＮ Ｘ２
・ＩＩＩＩ・ＸｓによってＲＡＭ部２に接続される。 ＲＡＭ部２の出力も内部配線によってＰＬＤの一部の入
力に内部配線ｙ１、ｙ２、ｅｅ・ｙ９に接続される。信
号が内部配線によって伝達されるので信号遅延が少な（
また信号のための配線の面積が小さくなる。 ここでは
ＰＬＤ部を０Ｒ−ＡＮＤアレイとしているがＮＡＮＤｌ
ＮＯＲで回路を構成しても良いのはもちろんである。 【 発 明 の 効 果 ］記記憶子であ
るＲＡＭと論理演算素子であるＰＬＤを同一のＳｌ基板
チップ上に形成している。このため両者を繋ぐ配線が短
くなり信号の遅延が少なくなる。高速の信号処理に好適
で高速であっても信号の減退や歪みが小さい。また個々
のＰＬＤとＲＡＭをプリント基板の上に実装したものに
比べてパッケージや配線が少なくなる分小型化できる。 これをＰＬＤからみると出力にデータ保持できるＲＡＭ
を繋いでいるので任意の時間的に離れたデータ間での演
算が可能になる。つまりＰＬＤの機能が高まると考える
ことができる。 これをＲＡＭからみるとＲＡＭとその辺のロジック回路
を１チツプに一体化できるのでＲＡＭの機能が高まると
いうこともできる。ＲＡＭはコンピュータの指示によっ
て始めて動くものであることが多いが、ＰＬＤによる前
処理ができるので継時的に生ずるセンサ等の信号を直接
記憶するための素子など独立の素子としての使い方もで
きるようになる。
第１図は本発明の実施例に係る高機能ＰＬＤの内部構成
ブロック図。 １− ・ ・ ２ ・ ・ ・ Ｙ□、Ｙ２、 Ｘ、、 Ｘ２、 ＸＩＮ Ｘ２Ｎ ｙｌｌ ７２％ ・ＡＮＤ・ＯＲアレイ部 ・ＲＡＭ部 ・・・−・・・・ ＹＩｌ・ ・−・−・・・ ＸＭ・ °“−°°“ ｘＮ ・ °゛°“−ｙｎ ・ 一人力 ｅ出力 ・内部配線 ｅ内部配線
ブロック図。 １− ・ ・ ２ ・ ・ ・ Ｙ□、Ｙ２、 Ｘ、、 Ｘ２、 ＸＩＮ Ｘ２Ｎ ｙｌｌ ７２％ ・ＡＮＤ・ＯＲアレイ部 ・ＲＡＭ部 ・・・−・・・・ ＹＩｌ・ ・−・−・・・ ＸＭ・ °“−°°“ ｘＮ ・ °゛°“−ｙｎ ・ 一人力 ｅ出力 ・内部配線 ｅ内部配線
Claims (1)
- トランジスタとコンデンサとを含み縦横に多数設けられ
るメモリセルとメモリセルを縦横に結合するコントロー
ルラインおよびデータラインを含みアドレス入力とデー
タの入出力とを有するＲＡＭと、複数の入力と出力とを
有し和演算回路、積演算回路、否定回路、否定論理和回
路、否定論理積回路、排他論理和回路など同一の回路素
子が多数組み合わされており積、和、否定演算素子と入
力の結線状態を決めることによりこれら複数の入力の値
と出力の値の関係を任意に指定できるようにしたＰＬＤ
とが、同一の半導体チップ上に形成されＰＬＤの出力の
一部がチップ上の配線によってＲＡＭのアドレス入力、
データ入力に接続され、ＲＡＭの出力がＰＬＤの入力の
一部にチップ上の配線によって接続されていることを特
徴とする高機能ＰＬＤ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14482090A JPH0437312A (ja) | 1990-06-01 | 1990-06-01 | 高機能ｐｌｄ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14482090A JPH0437312A (ja) | 1990-06-01 | 1990-06-01 | 高機能ｐｌｄ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0437312A true JPH0437312A (ja) | 1992-02-07 |
Family
ID=15371218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14482090A Pending JPH0437312A (ja) | 1990-06-01 | 1990-06-01 | 高機能ｐｌｄ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0437312A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6006322A (en) * | 1996-10-25 | 1999-12-21 | Sharp Kabushiki Kaisha | Arithmetic logic unit and microprocessor capable of effectively executing processing for specific application |
| JP2002223162A (ja) * | 2000-09-18 | 2002-08-09 | Altera Corp | 特定機能ブロックを有するプログラマブルロジックデバイス |
-
1990
- 1990-06-01 JP JP14482090A patent/JPH0437312A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6006322A (en) * | 1996-10-25 | 1999-12-21 | Sharp Kabushiki Kaisha | Arithmetic logic unit and microprocessor capable of effectively executing processing for specific application |
| JP2002223162A (ja) * | 2000-09-18 | 2002-08-09 | Altera Corp | 特定機能ブロックを有するプログラマブルロジックデバイス |
| US7991812B2 (en) | 2000-09-18 | 2011-08-02 | Altera Corporation | Programmable logic devices with function-specific blocks |
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