JPH0630379B2 - マスタスライス式半導体装置 - Google Patents
マスタスライス式半導体装置Info
- Publication number
- JPH0630379B2 JPH0630379B2 JP60288766A JP28876685A JPH0630379B2 JP H0630379 B2 JPH0630379 B2 JP H0630379B2 JP 60288766 A JP60288766 A JP 60288766A JP 28876685 A JP28876685 A JP 28876685A JP H0630379 B2 JPH0630379 B2 JP H0630379B2
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- JP
- Japan
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- semiconductor device
- master slice
- type semiconductor
- circuit
- slice type
- Prior art date
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/998—Input and output buffer/driver structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明はマスタスライス式半導体装置に係わり、特に論
理機能ブロック数を減少させることなく、遅延回路を構
成可能なマスタスライス式半導体装置に関する。
理機能ブロック数を減少させることなく、遅延回路を構
成可能なマスタスライス式半導体装置に関する。
〈従来の技術〉 マスタスライス式半導体装置は、素子を形成するための
拡散工程までの共通化を図り、最後の配線パターンを変
更して種々の機能を実現しており、電子回路の集積回路
化に広く利用されている。
拡散工程までの共通化を図り、最後の配線パターンを変
更して種々の機能を実現しており、電子回路の集積回路
化に広く利用されている。
したがって、マスタスライス式半導体装置に実現される
電子回路には、遅延回路を必要としているものもあり、
かかる遅延回路の一例が第２図に示されている。図中１
は内部セル領域を表しており、２と３とはそれぞれ内部
セル領域１内のシンバータとフリップフロップとを示し
ている。このインバータ２とフリップフロップ３との間
には、インバータ４，５，６，…７を多数段直列に接続
して構成された遅延回路８が設けられており、インバー
タ４〜７の各反転に要する時間を利用してインバータ２
とフリップフロップ３との間に信号の遅延を生じさせて
いる。フリップフロップ３の出力は、図示していない他
の論理機能ブロックあるいは入出力領域９を経て外部に
出力される。
電子回路には、遅延回路を必要としているものもあり、
かかる遅延回路の一例が第２図に示されている。図中１
は内部セル領域を表しており、２と３とはそれぞれ内部
セル領域１内のシンバータとフリップフロップとを示し
ている。このインバータ２とフリップフロップ３との間
には、インバータ４，５，６，…７を多数段直列に接続
して構成された遅延回路８が設けられており、インバー
タ４〜７の各反転に要する時間を利用してインバータ２
とフリップフロップ３との間に信号の遅延を生じさせて
いる。フリップフロップ３の出力は、図示していない他
の論理機能ブロックあるいは入出力領域９を経て外部に
出力される。
また、遅延回路の他の例としては、内部セル領域１に抵
抗体と容量体とからなる遅延回路１０を形成しておき、
信号の遅延が必要な場合は、遅延回路１０に論理回路を
接続して信号の遅延を実現していた。
抗体と容量体とからなる遅延回路１０を形成しておき、
信号の遅延が必要な場合は、遅延回路１０に論理回路を
接続して信号の遅延を実現していた。
〈発明の解決しようとする問題点〉 しかしながら、論理素子が多数段接続して構成する遅延
回路にあっては、本来、論理回路を構成すべき素子を遅
延回路の構成に使用するので、遅延時間が長い場合、論
理素子の反転時間が極めて速いこともあって、多数の論
理素子が使用され、本来の論理回路を構成できなくなる
という問題点があった。一方、内部セル領域１に遅延回
路の必要性をあらかじめ予想して抵抗体と容量体とから
なる遅延回路１０を形成しておくことも内部セル領域１
に形成できる論理素子数を減少させるという問題点があ
り、加えて、いずれの例も配線時までに各素子が完成し
ているので、プロセスパラメータの変動により各素子の
特性にバラつきがあった場合、同じ構成にしても遅延時
間に差が生じ、補正もできないという問題点があった。
回路にあっては、本来、論理回路を構成すべき素子を遅
延回路の構成に使用するので、遅延時間が長い場合、論
理素子の反転時間が極めて速いこともあって、多数の論
理素子が使用され、本来の論理回路を構成できなくなる
という問題点があった。一方、内部セル領域１に遅延回
路の必要性をあらかじめ予想して抵抗体と容量体とから
なる遅延回路１０を形成しておくことも内部セル領域１
に形成できる論理素子数を減少させるという問題点があ
り、加えて、いずれの例も配線時までに各素子が完成し
ているので、プロセスパラメータの変動により各素子の
特性にバラつきがあった場合、同じ構成にしても遅延時
間に差が生じ、補正もできないという問題点があった。
〈問題点を解決するための手段〉 本発明は、上記問題点に鑑み、使用されていない入出力
領域のバッファ回路により容量素子を形成し、該容量素
子を遅延機能の必要な論理ブロックに接続することによ
り、内部セル領域の論理ブロックの構成に影響を与える
ことなく、しかも、外部に遅延の必要な信号を取り出し
可能にして、遅延時間の調整を可能にしたことを要旨と
する。
領域のバッファ回路により容量素子を形成し、該容量素
子を遅延機能の必要な論理ブロックに接続することによ
り、内部セル領域の論理ブロックの構成に影響を与える
ことなく、しかも、外部に遅延の必要な信号を取り出し
可能にして、遅延時間の調整を可能にしたことを要旨と
する。
〈実施例〉 第１図は本発明の一実施例を説明する図であり、１１は
内部セル領域を、１２は入出力領域をそれぞれ示してい
る。内部セル領域１１内の２つの論理ブロック１３，１
４間に信号の遅延が必要な場合、論理ブロック１３を接
続線１５を介して入出力領域１２における、論理信号の
入出力に使用されていないバッファ回路１６に接続す
る。このバッファ回路１６は、第３図に詳示されている
ように、相補形ＭＯＳインバータ１７と静電耐圧に対す
る保護用の抵抗体１８とで構成されており、相補形ＭＯ
Ｓインバータを構成する各ＭＯＳトランジスタのソース
はゲートに接続され、ＭＯＳトランジスタのチャンネル
部の拡散容量による容量体を形成している。抵抗体１８
はボンディングパッド１９に接続されており、該パッド
１９はボンディングワイヤ２０とパッケージリード２１
を介して、半導体装置の外部上設けられた可変容量体２
２に接続可能である。なお、２３、２４はそれぞれ半導
体チップとパッケージとを示している。
内部セル領域を、１２は入出力領域をそれぞれ示してい
る。内部セル領域１１内の２つの論理ブロック１３，１
４間に信号の遅延が必要な場合、論理ブロック１３を接
続線１５を介して入出力領域１２における、論理信号の
入出力に使用されていないバッファ回路１６に接続す
る。このバッファ回路１６は、第３図に詳示されている
ように、相補形ＭＯＳインバータ１７と静電耐圧に対す
る保護用の抵抗体１８とで構成されており、相補形ＭＯ
Ｓインバータを構成する各ＭＯＳトランジスタのソース
はゲートに接続され、ＭＯＳトランジスタのチャンネル
部の拡散容量による容量体を形成している。抵抗体１８
はボンディングパッド１９に接続されており、該パッド
１９はボンディングワイヤ２０とパッケージリード２１
を介して、半導体装置の外部上設けられた可変容量体２
２に接続可能である。なお、２３、２４はそれぞれ半導
体チップとパッケージとを示している。
次に、作用を述べれば、論理ブロック１３の反転信号は
接続線１５の配線抵抗バッファ回路１６の容量体の容量
値、抵抗体１８の抵抗値、さらには可変容量体２２の容
量値で定まる時定数により、一定の遅延が生じ、その後
論理ブロック１４に印加される。
接続線１５の配線抵抗バッファ回路１６の容量体の容量
値、抵抗体１８の抵抗値、さらには可変容量体２２の容
量値で定まる時定数により、一定の遅延が生じ、その後
論理ブロック１４に印加される。
〈効果〉 以上説明してきたように、本発明によれば、入出力領域
のバッファ回路で容量体を形成し、遅延回路を構成した
ので、内部セル領域の論理ブロックを論理回路の構成に
全て使用できるうえ、外部に容量体を接続できるので、
配線後に遅延時間の調整を行なえるという効果を得られ
る。
のバッファ回路で容量体を形成し、遅延回路を構成した
ので、内部セル領域の論理ブロックを論理回路の構成に
全て使用できるうえ、外部に容量体を接続できるので、
配線後に遅延時間の調整を行なえるという効果を得られ
る。
加えて、本発明の一実施例では、バッファ回路を構成す
るトランジスタで容量体を形成したので、トランジスタ
のソースとゲートとの間を配線するのみで容易に大容量
の容量体を形成できるという効果も有する。
るトランジスタで容量体を形成したので、トランジスタ
のソースとゲートとの間を配線するのみで容易に大容量
の容量体を形成できるという効果も有する。
第１図は本発明の一実施例を示すブロック図、第２図は
従来例のブロック図、第３図は第１図の要部を示す回路
図である。 １１……内部セル領域、１２……入出力領域、１３，１
４……論理機能ブロック、１６……バッファ回路。
従来例のブロック図、第３図は第１図の要部を示す回路
図である。 １１……内部セル領域、１２……入出力領域、１３，１
４……論理機能ブロック、１６……バッファ回路。
Claims (1)
- 【請求項１】単一の半導体基板上に、複数の論理機能ブ
ロックを有する内部セル領域と、各々が少くとも１つの
トランジスタを有しており前記論理機能ブロックに接続
可能なバッファ回路を複数備えた入出力領域とを含むマ
スタスライス式半導体装置において、前記バッファ回路
を構成するためのトランジスタで容量素子を形成し前記
論理機能ブロックに接続された配線に接続して遅延回路
を構成したことを特徴とするマスタスライス式半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288766A JPH0630379B2 (ja) | 1985-12-20 | 1985-12-20 | マスタスライス式半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288766A JPH0630379B2 (ja) | 1985-12-20 | 1985-12-20 | マスタスライス式半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62147744A JPS62147744A (ja) | 1987-07-01 |
| JPH0630379B2 true JPH0630379B2 (ja) | 1994-04-20 |
Family
ID=17734432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288766A Expired - Fee Related JPH0630379B2 (ja) | 1985-12-20 | 1985-12-20 | マスタスライス式半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630379B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0834249B2 (ja) * | 1988-06-28 | 1996-03-29 | シャープ株式会社 | 半導体ゲートアレイ装置 |
| JPH0711643Y2 (ja) * | 1991-07-08 | 1995-03-22 | ナショナル住宅産業株式会社 | 厨房台 |
| JPH06151704A (ja) * | 1992-11-11 | 1994-05-31 | Mitsubishi Electric Corp | 半導体装置及び配置配線装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59208771A (ja) * | 1983-05-13 | 1984-11-27 | Hitachi Ltd | 半導体集積回路装置 |
-
1985
- 1985-12-20 JP JP60288766A patent/JPH0630379B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62147744A (ja) | 1987-07-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |