JPH04373195A - 光電子集積回路素子及びその製造方法 - Google Patents
光電子集積回路素子及びその製造方法Info
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- JPH04373195A JPH04373195A JP17741191A JP17741191A JPH04373195A JP H04373195 A JPH04373195 A JP H04373195A JP 17741191 A JP17741191 A JP 17741191A JP 17741191 A JP17741191 A JP 17741191A JP H04373195 A JPH04373195 A JP H04373195A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、光電子集積回路素子
とその製造方法に関し、特に、素子特性が向上した光電
子集積回路素子とその製造方法に関するものである。
とその製造方法に関し、特に、素子特性が向上した光電
子集積回路素子とその製造方法に関するものである。
【０００２】
【従来の技術】図３は、従来の光電子集積回路素子の断
面図であり、図において、１は基板、２はバッファ層、
３は下クラッド層、４は活性層、５は上クラッド層、６
はコンタクト層、７はｐ＋ 拡散界面、８はｐ− 拡散
界面、９は発光領域、１０はｎ側電極、１１はｐ側電極
、１２はソース電極、１３はドレイン電極、１４はゲー
ト電極、１９はＦＥＴバッファ層、２０はチャネル層で
ある。
面図であり、図において、１は基板、２はバッファ層、
３は下クラッド層、４は活性層、５は上クラッド層、６
はコンタクト層、７はｐ＋ 拡散界面、８はｐ− 拡散
界面、９は発光領域、１０はｎ側電極、１１はｐ側電極
、１２はソース電極、１３はドレイン電極、１４はゲー
ト電極、１９はＦＥＴバッファ層、２０はチャネル層で
ある。
【０００３】次に、上記光電子集積回路素子の製造工程
について説明する。基板１上に、通常の結晶成長技術を
用いて、バッファ層２，下クラッド層３，活性層４，上
クラッド層５，コンタクト層６を順次結晶成長する。こ
れら基板１と各成長層の材料としては、例えば、基板１
としてはＩｎＰが使用され、バッファ層２，下クラッド
層３及び上クラッド層５として（ＡｌＸ Ｇａ１−Ｘ）
Ｙ Ｉｎ１−Ｙ Ａｓ〔Ｘ＞０．３，Ｙ＝０．４７〕が
、活性層４として（ＡｌＸ Ｇａ１−Ｘ ）Ｙ Ｉｎ１
−Ｙ Ａｓ〔Ｘ＞０．３，Ｙ＝０．４７〕が、コンタク
ト層６としてＧａＹ Ｉｎ１−Ｙ Ａｓ〔Ｙ＝０．４７
〕がそれぞれ使用される。次に、上記形成された複数の
結晶層からなる半導体層上（コンタクト層６上）に保護
膜１５を形成し、写真製版，エッチング技術によって保
護膜１５の一部に窓を開け、この窓からｐ型不純物を拡
散し、図４（ａ） に示すようにｐ＋ 拡散界面７に囲
まれる基板１及び各成長層２，３，４，５，６の一部を
高濃度にｐ型化する。更に、上記高濃度のｐ型領域が形
成された基板１と基板１上の各成長層２，３，４，５，
６を高温中に保持すると、ｐ型不純物の拡散作用が促進
され、図４（ｂ） に示すように低濃度にｐ型化した領
域が基板１と各成長層２，３，４，５，６内に広がり、
ｐ− 拡散界面８が形成される。次に、保護膜１５を除
去し、コンタクト層６上に所望のパターンを備えたマス
クパターンを形成し、該マスクパターンをマスクとして
図４（ｃ） に示す状態に上記半導体層のエッチングを
行って、半導体レーザとなる半導体層以外の部分を除去
する。次に、基板１の全面に後述するＦＥＴバッファ層
１９とチャネル層２０を成長するための窓が開けられた
マスク２１を形成し、例えば、有機金属気相成長法等を
利用した選択成長によって、図４（ｄ） に示すように
ＦＥＴバッファ層１９とチャネル層２０を形成する。こ
れらのそれぞれの結晶層の材料としては、何れの層もＧ
ａＡｓが用いられ、チャネル層２０はｎ型導電型層とな
るようにする。続いて、図４（ｅ） に示すように、そ
れぞれの半導体層上に通常の方法によりｎ側電極１０，
ｐ側電極１１，ソース電極１２及びドレイン電極１３を
形成する。次に、ゲート電極を形成するために基板１の
全面にレジスト１８を塗布してレジストパターンを形成
し、図４（ｆ） に示すように該レジストパターンをマ
スクとしてチャネル層２０をエッチングして、ゲート電
極が形成される溝を形成する。そして、この部分にゲー
ト電極１４を蒸着等により形成し、レジスト１８を除去
すると光電子集積回路素子が完成する。
について説明する。基板１上に、通常の結晶成長技術を
用いて、バッファ層２，下クラッド層３，活性層４，上
クラッド層５，コンタクト層６を順次結晶成長する。こ
れら基板１と各成長層の材料としては、例えば、基板１
としてはＩｎＰが使用され、バッファ層２，下クラッド
層３及び上クラッド層５として（ＡｌＸ Ｇａ１−Ｘ）
Ｙ Ｉｎ１−Ｙ Ａｓ〔Ｘ＞０．３，Ｙ＝０．４７〕が
、活性層４として（ＡｌＸ Ｇａ１−Ｘ ）Ｙ Ｉｎ１
−Ｙ Ａｓ〔Ｘ＞０．３，Ｙ＝０．４７〕が、コンタク
ト層６としてＧａＹ Ｉｎ１−Ｙ Ａｓ〔Ｙ＝０．４７
〕がそれぞれ使用される。次に、上記形成された複数の
結晶層からなる半導体層上（コンタクト層６上）に保護
膜１５を形成し、写真製版，エッチング技術によって保
護膜１５の一部に窓を開け、この窓からｐ型不純物を拡
散し、図４（ａ） に示すようにｐ＋ 拡散界面７に囲
まれる基板１及び各成長層２，３，４，５，６の一部を
高濃度にｐ型化する。更に、上記高濃度のｐ型領域が形
成された基板１と基板１上の各成長層２，３，４，５，
６を高温中に保持すると、ｐ型不純物の拡散作用が促進
され、図４（ｂ） に示すように低濃度にｐ型化した領
域が基板１と各成長層２，３，４，５，６内に広がり、
ｐ− 拡散界面８が形成される。次に、保護膜１５を除
去し、コンタクト層６上に所望のパターンを備えたマス
クパターンを形成し、該マスクパターンをマスクとして
図４（ｃ） に示す状態に上記半導体層のエッチングを
行って、半導体レーザとなる半導体層以外の部分を除去
する。次に、基板１の全面に後述するＦＥＴバッファ層
１９とチャネル層２０を成長するための窓が開けられた
マスク２１を形成し、例えば、有機金属気相成長法等を
利用した選択成長によって、図４（ｄ） に示すように
ＦＥＴバッファ層１９とチャネル層２０を形成する。こ
れらのそれぞれの結晶層の材料としては、何れの層もＧ
ａＡｓが用いられ、チャネル層２０はｎ型導電型層とな
るようにする。続いて、図４（ｅ） に示すように、そ
れぞれの半導体層上に通常の方法によりｎ側電極１０，
ｐ側電極１１，ソース電極１２及びドレイン電極１３を
形成する。次に、ゲート電極を形成するために基板１の
全面にレジスト１８を塗布してレジストパターンを形成
し、図４（ｆ） に示すように該レジストパターンをマ
スクとしてチャネル層２０をエッチングして、ゲート電
極が形成される溝を形成する。そして、この部分にゲー
ト電極１４を蒸着等により形成し、レジスト１８を除去
すると光電子集積回路素子が完成する。
【０００４】この光電子集積回路素子において、左側の
部分は半導体レーザ（以下レーザと称す）として機能し
、ｎ側電極１０とｐ側電極１１の間に電流を流すと発光
領域９からレーザ光が発生する。また、右側の部分は電
界効果トランジスタ（以下、ＦＥＴと称す）として機能
し、ソース電極１２とドレイン電極１３の間に流れる電
流がゲート電極１４に印加される電圧にて制御される。
部分は半導体レーザ（以下レーザと称す）として機能し
、ｎ側電極１０とｐ側電極１１の間に電流を流すと発光
領域９からレーザ光が発生する。また、右側の部分は電
界効果トランジスタ（以下、ＦＥＴと称す）として機能
し、ソース電極１２とドレイン電極１３の間に流れる電
流がゲート電極１４に印加される電圧にて制御される。
【０００５】尚、上記光電子集積回路素子を実際に使用
する場合は、レーザとＦＥＴとを電気的に接続する配線
が必要であるが、ここでは図示していない。
する場合は、レーザとＦＥＴとを電気的に接続する配線
が必要であるが、ここでは図示していない。
【０００６】
【発明が解決しようとする課題】このように従来の光電
子集積回路素子の製造工程は、基板１上に半導体レーザ
を形成した後に、再度同一の基板１上にＦＥＴとなる結
晶層を選択的に再成長させてＦＥＴを形成している。し
かしながら、一部に結晶層が形成された基板上に新たな
結晶層を選択的に再成長させる際、均一な結晶組成の結
晶層を再現性よく得ることに困難を要し、素子特性の安
定した素子を再現性良く製造することができないという
問題点があった。
子集積回路素子の製造工程は、基板１上に半導体レーザ
を形成した後に、再度同一の基板１上にＦＥＴとなる結
晶層を選択的に再成長させてＦＥＴを形成している。し
かしながら、一部に結晶層が形成された基板上に新たな
結晶層を選択的に再成長させる際、均一な結晶組成の結
晶層を再現性よく得ることに困難を要し、素子特性の安
定した素子を再現性良く製造することができないという
問題点があった。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、素子特性が安定し、信頼性の向
上した光電子集積回路素子とこのような素子を再現性良
く製造できる製造方法を得ることを目的とするものであ
る。
ためになされたもので、素子特性が安定し、信頼性の向
上した光電子集積回路素子とこのような素子を再現性良
く製造できる製造方法を得ることを目的とするものであ
る。
【０００８】
【課題を解決するための手段】この発明にかかる光電子
集積回路素子及びその製造方法は、半導体基板上に所定
のキャリア濃度を有する第１の結晶層と該第１の結晶層
に接触する側のキャリア濃度が上記所定のキャリア濃度
より小さい第２の結晶層とを含む半導体層を結晶成長し
、該半導体層の一部を半導体レーザとなる領域とＦＥＴ
となる領域とに分離し、上記ＦＥＴとなる領域の半導体
層の最上層から上記第２の結晶層のキャリア濃度が小さ
い領域に向けて溝を形成し、該溝部分の上記第２の結晶
層上にゲート電極を形成して、上記半導体レーザとなる
領域の半導体層では上記第１の結晶層を活性層、上記第
２の結晶層を上クラッド層とし、上記ＦＥＴとなる領域
の半導体層では上記第１の結晶層をチャネルが形成され
る層、上記第２の結晶層をショットキ接合層としたもの
である。
集積回路素子及びその製造方法は、半導体基板上に所定
のキャリア濃度を有する第１の結晶層と該第１の結晶層
に接触する側のキャリア濃度が上記所定のキャリア濃度
より小さい第２の結晶層とを含む半導体層を結晶成長し
、該半導体層の一部を半導体レーザとなる領域とＦＥＴ
となる領域とに分離し、上記ＦＥＴとなる領域の半導体
層の最上層から上記第２の結晶層のキャリア濃度が小さ
い領域に向けて溝を形成し、該溝部分の上記第２の結晶
層上にゲート電極を形成して、上記半導体レーザとなる
領域の半導体層では上記第１の結晶層を活性層、上記第
２の結晶層を上クラッド層とし、上記ＦＥＴとなる領域
の半導体層では上記第１の結晶層をチャネルが形成され
る層、上記第２の結晶層をショットキ接合層としたもの
である。
【０００９】
【作用】この発明においては、半導体レーザの上クラッ
ド層となる結晶層をＦＥＴのゲート電極形成用の結晶層
として利用し、また、半導体レーザの活性層となる結晶
層をＦＥＴのチャネルが形成される結晶層として利用し
たため、従来のように同一基板上に異なる結晶層を別々
の工程で結晶成長して半導体レーザとＦＥＴとを形成す
る必要がなく、結晶成長プロセスが１回で済むため、良
好な結晶組成の結晶層を再現性よく成長することができ
、素子特性が安定するとともに素子特性のバラツキを低
減することができる。
ド層となる結晶層をＦＥＴのゲート電極形成用の結晶層
として利用し、また、半導体レーザの活性層となる結晶
層をＦＥＴのチャネルが形成される結晶層として利用し
たため、従来のように同一基板上に異なる結晶層を別々
の工程で結晶成長して半導体レーザとＦＥＴとを形成す
る必要がなく、結晶成長プロセスが１回で済むため、良
好な結晶組成の結晶層を再現性よく成長することができ
、素子特性が安定するとともに素子特性のバラツキを低
減することができる。
【００１０】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による光電子集積回路
素子の断面を示す図であり、図において、１は基板、２
はバッファ層、３は下クラッド層、４は活性層、５は上
クラッド層、５ａは上クラッド層下部、５ｂは上クラッ
ド層上部、６はコンタクト層、７はｐ＋ 拡散界面、８
はｐ− 拡散界面、９は発光領域、１０はｎ側電極、１
１はｐ側電極、１２はソース電極、１３はドレイン電極
、１４はゲート電極である。
する。図１はこの発明の一実施例による光電子集積回路
素子の断面を示す図であり、図において、１は基板、２
はバッファ層、３は下クラッド層、４は活性層、５は上
クラッド層、５ａは上クラッド層下部、５ｂは上クラッ
ド層上部、６はコンタクト層、７はｐ＋ 拡散界面、８
はｐ− 拡散界面、９は発光領域、１０はｎ側電極、１
１はｐ側電極、１２はソース電極、１３はドレイン電極
、１４はゲート電極である。
【００１１】次に上記光電子集積回路素子の製造工程を
図２に示す工程別の断面図により説明する。尚、以下の
説明において各層の名称は半導体レーザで使用する名称
を用いている。
図２に示す工程別の断面図により説明する。尚、以下の
説明において各層の名称は半導体レーザで使用する名称
を用いている。
【００１２】先ず、基板１上に通常の結晶成長技術を用
いてバッファ層２，下クラッド層３，活性層４，上クラ
ッド層５，コンタクト層６を順次成長する。この時、ク
ラッド層５は高濃度に不純物をドーピングしたキャリア
濃度が大きい上クラッド層上部５ｂとキャリア濃度の小
さい上クラッド層下部５ａに分かれるように形成する。 これら各層の材料組成としては基板１がＩｎＰ、バッフ
ァ層２，下クラッド層３，上クラッド層５が（ＡｌＸ
Ｇａ１−Ｘ ）Ｙ Ｉｎ１−Ｙ Ａｓ〔Ｘ＞０．３，Ｙ
＝０．４７〕、活性層４が（ＡｌＸ Ｇａ１−Ｘ ）Ｙ
Ｉｎ１−Ｙ Ａｓ〔Ｘ＞０．３，Ｙ＝０．４７〕、コ
ンタクト層６がＧａＹ Ｉｎ１−Ｙ Ａｓ（Ｙ＝０．４
７）である。また、これら各層の導電型とキャリア濃度
は、基板１が半絶縁性、バッファ層２，下クラッド層３
，上クラッド層下部５ａはｎ型でキャリア濃度を１×１
０１６ｃｍ−３以下、活性層４と上クラッド層上部５ｂ
はｎ型でキャリア濃度を１×１０１７ｃｍ−３以上、コ
ンタクト層６はｎ型でキャリア濃度を１×１０１８ｃｍ
−３以上としている。次に、図２（ａ） に示すように
コンタクト層６上に保護膜を形成し、写真製版，エッチ
ング技術により保護膜１５の一部に窓を空け、この窓か
らｐ型不純物を拡散して、基板１及び上記各成長層２，
３，４，５，６の一部を高濃度にｐ型化しｐ＋ 拡散界
面７を形成する。次に、上記基板及び各成長層を高温中
で保持することでｐ型不純物の拡散が促進され、ｐ−
拡散界面８で囲まれた領域が低濃度にｐ型化して図２（
ｂ） に示すように発光領域９が形成される。次に、保
護膜１５を除去した後、メサ形成用のレジスト１６を塗
布し、該レジスト１６よりレジストパターンを形成し、
該レジストパターンをマスクとして上記各成長層２，３
，４，５，６をエッチングして図２（ｃ） にしめすよ
うにメサを形成する。次に、レジスト１６を除去したの
ち、図２（ｄ） に示すように、レジスト１７を塗布し
、写真製版，エッチング技術により上クラッド層の上部
５ｂを除去して、ｐ型領域とｎ型領域とに分離する。次
に、図２（ｅ） に示すようにｎ側電極１０，ｐ側電極
１１，ソース電極１２，ドレイン電極１３をそれぞれ通
常の方法により形成する。次に、図２（ｆ） に示すよ
うに、レジスト１８を塗布し、レジストパターンを形成
し、上クラッド層下部５ａまで溝が侵入するようにコン
タクト層６と上クラッド層５をエッチングし、そして、
最後にこの溝部の上クラッド層５上にゲート電極１４を
蒸着し、レジスト１８を除去すると図１に示す光電子集
積回路素子が完成する。
いてバッファ層２，下クラッド層３，活性層４，上クラ
ッド層５，コンタクト層６を順次成長する。この時、ク
ラッド層５は高濃度に不純物をドーピングしたキャリア
濃度が大きい上クラッド層上部５ｂとキャリア濃度の小
さい上クラッド層下部５ａに分かれるように形成する。 これら各層の材料組成としては基板１がＩｎＰ、バッフ
ァ層２，下クラッド層３，上クラッド層５が（ＡｌＸ
Ｇａ１−Ｘ ）Ｙ Ｉｎ１−Ｙ Ａｓ〔Ｘ＞０．３，Ｙ
＝０．４７〕、活性層４が（ＡｌＸ Ｇａ１−Ｘ ）Ｙ
Ｉｎ１−Ｙ Ａｓ〔Ｘ＞０．３，Ｙ＝０．４７〕、コ
ンタクト層６がＧａＹ Ｉｎ１−Ｙ Ａｓ（Ｙ＝０．４
７）である。また、これら各層の導電型とキャリア濃度
は、基板１が半絶縁性、バッファ層２，下クラッド層３
，上クラッド層下部５ａはｎ型でキャリア濃度を１×１
０１６ｃｍ−３以下、活性層４と上クラッド層上部５ｂ
はｎ型でキャリア濃度を１×１０１７ｃｍ−３以上、コ
ンタクト層６はｎ型でキャリア濃度を１×１０１８ｃｍ
−３以上としている。次に、図２（ａ） に示すように
コンタクト層６上に保護膜を形成し、写真製版，エッチ
ング技術により保護膜１５の一部に窓を空け、この窓か
らｐ型不純物を拡散して、基板１及び上記各成長層２，
３，４，５，６の一部を高濃度にｐ型化しｐ＋ 拡散界
面７を形成する。次に、上記基板及び各成長層を高温中
で保持することでｐ型不純物の拡散が促進され、ｐ−
拡散界面８で囲まれた領域が低濃度にｐ型化して図２（
ｂ） に示すように発光領域９が形成される。次に、保
護膜１５を除去した後、メサ形成用のレジスト１６を塗
布し、該レジスト１６よりレジストパターンを形成し、
該レジストパターンをマスクとして上記各成長層２，３
，４，５，６をエッチングして図２（ｃ） にしめすよ
うにメサを形成する。次に、レジスト１６を除去したの
ち、図２（ｄ） に示すように、レジスト１７を塗布し
、写真製版，エッチング技術により上クラッド層の上部
５ｂを除去して、ｐ型領域とｎ型領域とに分離する。次
に、図２（ｅ） に示すようにｎ側電極１０，ｐ側電極
１１，ソース電極１２，ドレイン電極１３をそれぞれ通
常の方法により形成する。次に、図２（ｆ） に示すよ
うに、レジスト１８を塗布し、レジストパターンを形成
し、上クラッド層下部５ａまで溝が侵入するようにコン
タクト層６と上クラッド層５をエッチングし、そして、
最後にこの溝部の上クラッド層５上にゲート電極１４を
蒸着し、レジスト１８を除去すると図１に示す光電子集
積回路素子が完成する。
【００１３】次に、上記光電子集積回路素子の動作につ
いて説明する。図３に示した従来の素子と同様に左側部
分が半導体レーザとして働き、右側部分がＦＥＴとして
働く。即ち、左側の半導体レーザでは、ｎ側電極１０と
ｐ側電極１１との間に電流を流すと、発光領域９からレ
ーザ光が発生し、右側のＦＥＴでは半導体レーザでは活
性層４にチャネルが形成され、ゲート電極１４に印加す
される電圧でソース電極１２とドレイン電極１３との間
に流れる電流が制御され、ＦＥＴとして動作する。
いて説明する。図３に示した従来の素子と同様に左側部
分が半導体レーザとして働き、右側部分がＦＥＴとして
働く。即ち、左側の半導体レーザでは、ｎ側電極１０と
ｐ側電極１１との間に電流を流すと、発光領域９からレ
ーザ光が発生し、右側のＦＥＴでは半導体レーザでは活
性層４にチャネルが形成され、ゲート電極１４に印加す
される電圧でソース電極１２とドレイン電極１３との間
に流れる電流が制御され、ＦＥＴとして動作する。
【００１４】このような本実施例による光電子集積回路
素子の形成工程では、半導体基板１上にバッファ層２，
下クラッド層３，活性層４，上クラッド層５，コンタク
ト層６を順次結晶成長する際に、活性層４のキャリア濃
度を１×１０１７ｃｍ−３以上とし、上クラッド層５の
活性層４に接触する側の層５ａのキャリア濃度を１×１
０１７ｃｍ−３以下に形成し、これらの結晶層が積層さ
れた半導体層を半導体レーザ部とＦＥＴ部に分離し、Ｆ
ＥＴ部の半導体層においてコンタクト層６の表面から活
性層４に接触するキャリア濃度が１×１０１７ｃｍ−３
以下の上クラッド層下部５ａに達するように溝を形成し
、該溝部の上クラッド層下部５ａ上にゲート電極１４を
形成したため、半導体レーザとＦＥＴのそれぞれの半導
体層を別々に形成することなく、一回の結晶成長によっ
て形成することできるため、均一な結晶層を再現性よく
形成することができ、得られる素子特性のバラツキが少
なくなる。更に、ＦＥＴにおける上クラッド層下部５ａ
がショットキ接合層として作用し、ゲート漏れ電流の少
ない良好な動作特性を得ることができるため、素子特性
が安定し、素子の信頼性が向上する。
素子の形成工程では、半導体基板１上にバッファ層２，
下クラッド層３，活性層４，上クラッド層５，コンタク
ト層６を順次結晶成長する際に、活性層４のキャリア濃
度を１×１０１７ｃｍ−３以上とし、上クラッド層５の
活性層４に接触する側の層５ａのキャリア濃度を１×１
０１７ｃｍ−３以下に形成し、これらの結晶層が積層さ
れた半導体層を半導体レーザ部とＦＥＴ部に分離し、Ｆ
ＥＴ部の半導体層においてコンタクト層６の表面から活
性層４に接触するキャリア濃度が１×１０１７ｃｍ−３
以下の上クラッド層下部５ａに達するように溝を形成し
、該溝部の上クラッド層下部５ａ上にゲート電極１４を
形成したため、半導体レーザとＦＥＴのそれぞれの半導
体層を別々に形成することなく、一回の結晶成長によっ
て形成することできるため、均一な結晶層を再現性よく
形成することができ、得られる素子特性のバラツキが少
なくなる。更に、ＦＥＴにおける上クラッド層下部５ａ
がショットキ接合層として作用し、ゲート漏れ電流の少
ない良好な動作特性を得ることができるため、素子特性
が安定し、素子の信頼性が向上する。
【００１５】
【発明の効果】以上のように、この発明によれば、半導
体基板上に一回の結晶成長プロセスにて形成した半導体
層から半導体レーザとＦＥＴとを形成し、該ＦＥＴのチ
ャネルが形成される結晶層よりも該層に接触しゲート電
極が上部に形成される結晶層におけるキャリア濃度を小
さくしたので、従来のように基板上に半導体レーザかＦ
ＥＴの何れか一方の半導体層を結晶成長した後に他方の
半導体層を結晶成長する必要がなくなって均一な結晶層
を再現性良く形成することができるとともに、ＦＥＴの
ゲート漏れ電流が少なくなるため、素子特性が安定し、
信頼性の向上した光電子集積回路素子を得ることができ
る効果がある。
体基板上に一回の結晶成長プロセスにて形成した半導体
層から半導体レーザとＦＥＴとを形成し、該ＦＥＴのチ
ャネルが形成される結晶層よりも該層に接触しゲート電
極が上部に形成される結晶層におけるキャリア濃度を小
さくしたので、従来のように基板上に半導体レーザかＦ
ＥＴの何れか一方の半導体層を結晶成長した後に他方の
半導体層を結晶成長する必要がなくなって均一な結晶層
を再現性良く形成することができるとともに、ＦＥＴの
ゲート漏れ電流が少なくなるため、素子特性が安定し、
信頼性の向上した光電子集積回路素子を得ることができ
る効果がある。
【図１】この発明の一実施例による光電子集積回路素子
を示す断面図。
を示す断面図。
【図２】この発明の一実施例による光電子集積回路素子
の製造工程を示す工程断面図。
の製造工程を示す工程断面図。
【図３】従来の光電子集積回路素子を示す断面図。
【図４】従来の光電子集積回路素子の製造工程を示す工
程断面図。
程断面図。
１ 基板
２ バッファ層
３ 下クラッド層
４ 活性層
５ 上クラッド層
５ａ 上クラッド層上部
５ｂ 上クラッド層下部
６ コンタクト層
７ ｐ＋ 拡散界面
８ ｐ− 拡散界面
９ 発光領域
１０ ｎ側電極
１１ ｐ側電極
１２ ソース電極
１３ ドレイン電極
１４ ゲート電極
１５ 保護膜
１６ メサ用レジスト
１７ 分離用レジスト
１８ ゲート用レジスト
１９ ＦＥＴバッファ層
２０ チャネル層
２１ 選択成長マスク
Claims (5)
- 【請求項１】 同一半導体基板上に半導体レーザとＦ
ＥＴとを形成してなる光電子集積回路素子において、上
記半導体レーザと上記ＦＥＴが同一結晶成長工程によっ
て得られた同一の半導体層から構成され、ゲート電極が
形成される結晶層の上記ＦＥＴのチャネルが形成される
結晶層に接触する部分のキャリア濃度が上記チャネルが
形成される結晶層のそれよりも小さいことを特徴とする
光電子集積回路素子。 - 【請求項２】 請求項１に記載の光電子集積回路素子
において、上記ＦＥＴのゲート電極が形成される結晶層
、チャネルが形成される結晶層はそれぞれ上記半導体レ
ーザにおける上クラッド層、活性層の結晶層と同一であ
ることを特徴とする光電子集積回路素子。 - 【請求項３】 請求項１または２に記載の光電子集積
回路素子において、上記チャネルが形成される結晶層の
キャリア濃度が１×１０１７ｃｍ−３以上であり、ゲー
ト電極が形成される結晶層における上記チャネルが形成
される結晶層に接触する部分のキャリア濃度が１×１０
１７ｃｍ−３より小さいことを特徴とする光電子集積回
路素子。 - 【請求項４】 同一半導体基板上に半導体レーザとＦ
ＥＴとを形成してなる光電子集積回路素子の製造方法に
おいて、上記半導体基板上に所定のキャリア濃度を有す
る第１の結晶層と該第１の結晶層と接触する側のキャリ
ア濃度が上記第１の結晶層のキャリア濃度よりも小さい
第２の結晶層とを含む半導体層を結晶成長する工程と、
上記半導体層上に第１のレジストによるレジストパター
ンを形成し、該レジストパターンをマスクとした上記半
導体層のエッチング処理によって上記半導体層の最上面
から最下層に向けて溝を形成し、上記半導体層を半導体
レーザ領域とＦＥＴ領域とに分離する工程と、上記溝が
形成された半導体層上に第２のレジストパターンを形成
し、該レジストパターンをマスクとして上記ＦＥＴが形
成される領域の半導体層をエッチングして該半導体層表
面から上記第２の結晶層に達する溝を形成する工程と、
上記溝部の上記第２の結晶層上にゲート電極を形成する
工程とを含むことを特徴とする光電子集積回路素子の製
造方法。 - 【請求項５】 請求項４に記載の光電子集積回路素子
において、第１の結晶層のキャリア濃度が１×１０１７
ｃｍ−３以上であり、上記第１の結晶層に接触する側の
第２の結晶層のキャリア濃度が１×１０１７ｃｍ−３よ
り小さいことを特徴とする光電子集積回路素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17741191A JPH04373195A (ja) | 1991-06-21 | 1991-06-21 | 光電子集積回路素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17741191A JPH04373195A (ja) | 1991-06-21 | 1991-06-21 | 光電子集積回路素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04373195A true JPH04373195A (ja) | 1992-12-25 |
Family
ID=16030460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17741191A Pending JPH04373195A (ja) | 1991-06-21 | 1991-06-21 | 光電子集積回路素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04373195A (ja) |
-
1991
- 1991-06-21 JP JP17741191A patent/JPH04373195A/ja active Pending
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