JPH04373334A - 多重変換装置 - Google Patents
多重変換装置Info
- Publication number
- JPH04373334A JPH04373334A JP15134791A JP15134791A JPH04373334A JP H04373334 A JPH04373334 A JP H04373334A JP 15134791 A JP15134791 A JP 15134791A JP 15134791 A JP15134791 A JP 15134791A JP H04373334 A JPH04373334 A JP H04373334A
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- Japan
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- pcm
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- multiplexed data
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、例えば時分割多重ＰＣ
Ｍ通信などの時分割多重データ伝送において、タイムス
ロット入替えを行う多重変換装置に関する。
Ｍ通信などの時分割多重データ伝送において、タイムス
ロット入替えを行う多重変換装置に関する。
【０００２】
【従来の技術】ｎ本の多重データの間でタイムスロット
入替えを行う場合、一般的にはｎ本の多重データを１本
のハイウェイに多重する。そして、ハイウェイ上での各
タイムスロットの順序をタイムスイッチで入替えたのち
、ハイウェイをｎ本の多重データに分離することにより
タイムスロット入替えがなされる。ここでハイウェイの
データはｎ本の多重データを多重したものであるから非
常に高速であり、タイムスイッチは高速動作が要求され
る。
入替えを行う場合、一般的にはｎ本の多重データを１本
のハイウェイに多重する。そして、ハイウェイ上での各
タイムスロットの順序をタイムスイッチで入替えたのち
、ハイウェイをｎ本の多重データに分離することにより
タイムスロット入替えがなされる。ここでハイウェイの
データはｎ本の多重データを多重したものであるから非
常に高速であり、タイムスイッチは高速動作が要求され
る。
【０００３】さて、ＰＣＭ通信の場合、１タイムスロッ
トは８ビットである。このため、ｎ本の多重データのそ
れぞれを８ビットのパラレルデータとした後、このよう
にそれぞれ８ビットのパラレルデータとされたｎ本の多
重データをビット多重して得られた８ビットのパラレル
データをタイムスイッチに入力すれば、タイムスイッチ
に入力されるデータの速度は上述の場合に比較して１／
８となり、タイムスイッチの動作速度を低減できる。
トは８ビットである。このため、ｎ本の多重データのそ
れぞれを８ビットのパラレルデータとした後、このよう
にそれぞれ８ビットのパラレルデータとされたｎ本の多
重データをビット多重して得られた８ビットのパラレル
データをタイムスイッチに入力すれば、タイムスイッチ
に入力されるデータの速度は上述の場合に比較して１／
８となり、タイムスイッチの動作速度を低減できる。
【０００４】ところがこの場合、扱う多重データ数ｎが
１タイムスロットのデータ量を上回った場合、パラレル
データとされたｎ本の多重データをビット多重すること
ができない。このため、１つのタイムスイッチでは最大
でｎ本、つまりＰＣＭ通信の場合には８本までの多重デ
ータしか扱うことができない。ｎ本以上、つまりＰＣＭ
通信の場合には８本以上の多重データ間のタイムスロッ
ト入替えを行う場合には、２つ以上のタイムスイッチ、
空間スイッチおよび２つ以上のタイムスイッチを段階的
に接続した、いわゆるＴ−Ｓ−Ｔ構造のスイッチ回路網
を構成しなければならない。
１タイムスロットのデータ量を上回った場合、パラレル
データとされたｎ本の多重データをビット多重すること
ができない。このため、１つのタイムスイッチでは最大
でｎ本、つまりＰＣＭ通信の場合には８本までの多重デ
ータしか扱うことができない。ｎ本以上、つまりＰＣＭ
通信の場合には８本以上の多重データ間のタイムスロッ
ト入替えを行う場合には、２つ以上のタイムスイッチ、
空間スイッチおよび２つ以上のタイムスイッチを段階的
に接続した、いわゆるＴ−Ｓ−Ｔ構造のスイッチ回路網
を構成しなければならない。
【０００５】
【発明が解決しようとする課題】以上のように従来の多
重変換装置では、タイムスイッチの動作速度を低減すべ
くパラレルデータをタイムスイッチに入力するようにし
た場合には、１つのタイムスイッチで扱うことのできる
多重データの本数が、１タイムスロットのデータ量（ビ
ット数）以下に制限されてしまう。このため、１タイム
スロットのビット数以上の多重データ間でのタイムスロ
ット入替えを行う場合にはＴ−Ｓ−Ｔ構造のスイッチ回
路網を構成せざるを得ず、回路規模が増大するという不
具合が生ずる。
重変換装置では、タイムスイッチの動作速度を低減すべ
くパラレルデータをタイムスイッチに入力するようにし
た場合には、１つのタイムスイッチで扱うことのできる
多重データの本数が、１タイムスロットのデータ量（ビ
ット数）以下に制限されてしまう。このため、１タイム
スロットのビット数以上の多重データ間でのタイムスロ
ット入替えを行う場合にはＴ−Ｓ−Ｔ構造のスイッチ回
路網を構成せざるを得ず、回路規模が増大するという不
具合が生ずる。
【０００６】本発明はこのような事情を考慮してなされ
たものであり、その目的とするところは、タイムスイッ
チの動作速度の上昇およびスイッチ回路網の増大を招く
こと無く、１タイムスロットのデータ量（ビット数）以
上の多重データ間のタイムスロット入替えを効率的に行
うことのできる多重変換装置を提供することにある。
たものであり、その目的とするところは、タイムスイッ
チの動作速度の上昇およびスイッチ回路網の増大を招く
こと無く、１タイムスロットのデータ量（ビット数）以
上の多重データ間のタイムスロット入替えを効率的に行
うことのできる多重変換装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、ｎ個の多重デ
ータのそれぞれに対応して設けられ、対応する多重デー
タの速度を１タイムスロット当たりｎビットに変換する
速度変換手段と、前記ｎ個の多重データのそれぞれに対
応して設けられ、前記速度変換手段で速度変換がなされ
た多重データを第１のｎビットパラレルデータに変換す
る直−並列変換手段とを備え、前記直−並列変換手段の
それぞれで得られたｎ個の第１のｎビットパラレルデー
タを、各第１のｎビットパラレルデータの同位ビットを
１タイムスロット期間に時分割多重した第２のｎビット
パラレルデータとし、この第２のｎビットパラレルデー
タを前記タイムスロット入替えに供するようにした。
ータのそれぞれに対応して設けられ、対応する多重デー
タの速度を１タイムスロット当たりｎビットに変換する
速度変換手段と、前記ｎ個の多重データのそれぞれに対
応して設けられ、前記速度変換手段で速度変換がなされ
た多重データを第１のｎビットパラレルデータに変換す
る直−並列変換手段とを備え、前記直−並列変換手段の
それぞれで得られたｎ個の第１のｎビットパラレルデー
タを、各第１のｎビットパラレルデータの同位ビットを
１タイムスロット期間に時分割多重した第２のｎビット
パラレルデータとし、この第２のｎビットパラレルデー
タを前記タイムスロット入替えに供するようにした。
【０００８】
【作用】このような手段を講じたことにより、各多重デ
ータは１タイムスロット当たりｎビットに速度変換され
たのち、ｎビットのパラレルデータに変換される。この
のち、各パラレルデータは同位ビットを１タイムスロッ
ト期間に時分割多重したｎビットのパラレルデータとさ
れ、タイムスロット入替えに供される。従って、多重デ
ータ数ｎが多重データの１タイムスロット当たりのビッ
ト数よりも大きかったとしても、ｎ個の多重データは１
つのパラレルデータに多重され、タイムスロット入替え
に供される。
ータは１タイムスロット当たりｎビットに速度変換され
たのち、ｎビットのパラレルデータに変換される。この
のち、各パラレルデータは同位ビットを１タイムスロッ
ト期間に時分割多重したｎビットのパラレルデータとさ
れ、タイムスロット入替えに供される。従って、多重デ
ータ数ｎが多重データの１タイムスロット当たりのビッ
ト数よりも大きかったとしても、ｎ個の多重データは１
つのパラレルデータに多重され、タイムスロット入替え
に供される。
【０００９】
【実施例】以下、図面を参照して本発明の一実施例につ
き説明する。図１は本実施例に係る多重変換装置の要部
構成を示すブロック図である。なおここでは、１タイム
スロットが８ビットよりなるｎ（９以上）本のＰＣＭ多
重データＰＣＭ−＃１〜ＰＣＭ−＃ｎ間でのタイムスロ
ット入替えを行うものを例示する。
き説明する。図１は本実施例に係る多重変換装置の要部
構成を示すブロック図である。なおここでは、１タイム
スロットが８ビットよりなるｎ（９以上）本のＰＣＭ多
重データＰＣＭ−＃１〜ＰＣＭ−＃ｎ間でのタイムスロ
ット入替えを行うものを例示する。
【００１０】図中、 １−１〜１−ｎ は速度変換部、
２−１〜２−ｎ は直−並列変換部であり、ＰＣＭ多
重データＰＣＭ−＃１〜ＰＣＭ−＃ｎのそれぞれに対応
して設けられている。３は多重部であり、直−並列変換
部 ２−１〜２−ｎ のそれぞれの出力信号が入力され
ている。４はタイムスイッチであり、多重部３の出力信
号が入力されている。
２−１〜２−ｎ は直−並列変換部であり、ＰＣＭ多
重データＰＣＭ−＃１〜ＰＣＭ−＃ｎのそれぞれに対応
して設けられている。３は多重部であり、直−並列変換
部 ２−１〜２−ｎ のそれぞれの出力信号が入力され
ている。４はタイムスイッチであり、多重部３の出力信
号が入力されている。
【００１１】次に以上のように構成された多重変換装置
の動作を説明する。まず速度変換部１−１ では、ＰＣ
Ｍ多重データＰＣＭ−＃１を受け、このＰＣＭ多重デー
タＰＣＭ−＃１の速度を１タイムスロット当たり８ビッ
トから１タイムスロット当たりｎビットに変換する。図
２中、Ｓ１が速度変換部１−１ に入力されるＰＣＭ多
重データの状態、Ｓ２が速度変換部１−１ から出力さ
れるＰＣＭ多重データの状態をそれぞれ示す。
の動作を説明する。まず速度変換部１−１ では、ＰＣ
Ｍ多重データＰＣＭ−＃１を受け、このＰＣＭ多重デー
タＰＣＭ−＃１の速度を１タイムスロット当たり８ビッ
トから１タイムスロット当たりｎビットに変換する。図
２中、Ｓ１が速度変換部１−１ に入力されるＰＣＭ多
重データの状態、Ｓ２が速度変換部１−１ から出力さ
れるＰＣＭ多重データの状態をそれぞれ示す。
【００１２】速度変換部１−１ で１タイムスロット当
たりｎビットに速度変換されたＰＣＭ多重データは、直
−並列変換部２−１ に入力される。直−並列変換部２
−１ は、速度変換部１−１ で速度変換がなされたＰ
ＣＭ多重データＰＣＭ−＃１（シリアルデータ）を、図
２にＳ３で示すようにｎビットのパラレルデータ（以下
、第１のパラレルデータと称する）に変換する。この際
、直−並列変換部２−１ は、ＰＣＭ多重データの速度
を１タイムスロット当たり８ビットから１タイムスロッ
ト当たりｎビットに変換したことにより生じた余剰ビッ
トに副情報 ＳＤ−＃１を付加する。副情報 ＳＤ−＃
１はチャネル単位のパリティ情報、シグナリングおよび
ＳＴ（ステータス）ビットなどであり、ＰＣＭ多重デー
タＰＣＭ−＃１とともに与えられている。
たりｎビットに速度変換されたＰＣＭ多重データは、直
−並列変換部２−１ に入力される。直−並列変換部２
−１ は、速度変換部１−１ で速度変換がなされたＰ
ＣＭ多重データＰＣＭ−＃１（シリアルデータ）を、図
２にＳ３で示すようにｎビットのパラレルデータ（以下
、第１のパラレルデータと称する）に変換する。この際
、直−並列変換部２−１ は、ＰＣＭ多重データの速度
を１タイムスロット当たり８ビットから１タイムスロッ
ト当たりｎビットに変換したことにより生じた余剰ビッ
トに副情報 ＳＤ−＃１を付加する。副情報 ＳＤ−＃
１はチャネル単位のパリティ情報、シグナリングおよび
ＳＴ（ステータス）ビットなどであり、ＰＣＭ多重デー
タＰＣＭ−＃１とともに与えられている。
【００１３】なお以上ではＰＣＭ多重データＰＣＭ−＃
１に対する処理を示したが、ＰＣＭ−＃２〜ＰＣＭ−＃
ｎに対しても、速度変換部 １−２〜１−ｎ および直
−並列変換部 ２−２〜２−ｎ において同様な処理が
なされる。すなわち、多重部３にはＳ３で示す状態の信
号がｎ本入力される。
１に対する処理を示したが、ＰＣＭ−＃２〜ＰＣＭ−＃
ｎに対しても、速度変換部 １−２〜１−ｎ および直
−並列変換部 ２−２〜２−ｎ において同様な処理が
なされる。すなわち、多重部３にはＳ３で示す状態の信
号がｎ本入力される。
【００１４】多重部３では、直−並列変換部 ２−１〜
２−ｎ のそれぞれから出力されるｎ本の第１のパラレ
ルデータを、図２にＳ４で示すように１本のｎビットの
パラレルデータ（以下、第２のパラレルデータと称する
）にビット多重する。すなわち、各第１のパラレルデー
タの同一位の信号を１つの信号に多重化する。従って、
第２のパラレルデータＳ４の第１位の信号は、ＰＣＭ多
重データＰＣＭ−＃１〜ＰＣＭ−＃ｎの第１ビットのデ
ータが１タイムスロット期間内にシリアルに配列されて
いる。また第２位の信号は、ＰＣＭ多重データＰＣＭ−
＃１〜ＰＣＭ−＃ｎの第２ビットのデータが１タイムス
ロット期間内にシリアルに配列されている。そして第ｎ
位の信号は、ＰＣＭ多重データＰＣＭ−＃１〜ＰＣＭ−
＃ｎの第ｎビットのデータが１タイムスロット期間内に
シリアルに配列されている。
２−ｎ のそれぞれから出力されるｎ本の第１のパラレ
ルデータを、図２にＳ４で示すように１本のｎビットの
パラレルデータ（以下、第２のパラレルデータと称する
）にビット多重する。すなわち、各第１のパラレルデー
タの同一位の信号を１つの信号に多重化する。従って、
第２のパラレルデータＳ４の第１位の信号は、ＰＣＭ多
重データＰＣＭ−＃１〜ＰＣＭ−＃ｎの第１ビットのデ
ータが１タイムスロット期間内にシリアルに配列されて
いる。また第２位の信号は、ＰＣＭ多重データＰＣＭ−
＃１〜ＰＣＭ−＃ｎの第２ビットのデータが１タイムス
ロット期間内にシリアルに配列されている。そして第ｎ
位の信号は、ＰＣＭ多重データＰＣＭ−＃１〜ＰＣＭ−
＃ｎの第ｎビットのデータが１タイムスロット期間内に
シリアルに配列されている。
【００１５】以上のような第２のパラレルデータは、上
位の８個の信号がＰＣＭ多重データＰＣＭ−＃１〜ＰＣ
Ｍ−＃ｎを多重した信号、次のｍ個の信号が副情報 Ｓ
Ｄ−＃１〜ＳＤ−＃ｎ を多重化した信号、そして下位
の［ｎ−８−ｍ］個の信号が未使用の信号である。多重
部３から出力される第２のパラレルデータは、ｎビット
のうちの上位から８＋ｍビットのみがタイムスイッチ４
に与えられ、タイムスイッチ４で周知の手順によってタ
イムスロット入替えがなされる。なお、下位の［ｎ−８
−ｍ］ビットはタイムスロット入替えには不要であるの
で、タイムスイッチ４には与えずにそのまま捨てられる
。
位の８個の信号がＰＣＭ多重データＰＣＭ−＃１〜ＰＣ
Ｍ−＃ｎを多重した信号、次のｍ個の信号が副情報 Ｓ
Ｄ−＃１〜ＳＤ−＃ｎ を多重化した信号、そして下位
の［ｎ−８−ｍ］個の信号が未使用の信号である。多重
部３から出力される第２のパラレルデータは、ｎビット
のうちの上位から８＋ｍビットのみがタイムスイッチ４
に与えられ、タイムスイッチ４で周知の手順によってタ
イムスロット入替えがなされる。なお、下位の［ｎ−８
−ｍ］ビットはタイムスロット入替えには不要であるの
で、タイムスイッチ４には与えずにそのまま捨てられる
。
【００１６】かくして本実施例によれば、１タイムスロ
ット当たり８ビットであるｎ本のＰＣＭ多重データを、
１タイムスロット当たりｎビットの１本のパラレルデー
タに多重してタイムスイッチ４に与えているために、処
理するＰＣＭ多重データ数ｎが、ＰＣＭ多重データの１
タイムスロット当たりのビット数「８」を上回っていて
も１つのタイムスイッチ４でタイムスロット入替えを行
うことができる。従って、Ｔ−Ｓ−Ｔ構造のスイッチ回
路網等は必要とせず、構成の増大はない。
ット当たり８ビットであるｎ本のＰＣＭ多重データを、
１タイムスロット当たりｎビットの１本のパラレルデー
タに多重してタイムスイッチ４に与えているために、処
理するＰＣＭ多重データ数ｎが、ＰＣＭ多重データの１
タイムスロット当たりのビット数「８」を上回っていて
も１つのタイムスイッチ４でタイムスロット入替えを行
うことができる。従って、Ｔ−Ｓ−Ｔ構造のスイッチ回
路網等は必要とせず、構成の増大はない。
【００１７】またタイムスイッチ４の動作速度は、元の
ＰＣＭ多重データのクロック周波数の［（ｎ−８）／８
］倍で良く、ｎ本のＰＣＭ多重データを単純に１本のハ
イウェイに多重する場合の動作速度（元のＰＣＭ多重デ
ータのクロック周波数のｎ倍）に比べて非常に低い。
ＰＣＭ多重データのクロック周波数の［（ｎ−８）／８
］倍で良く、ｎ本のＰＣＭ多重データを単純に１本のハ
イウェイに多重する場合の動作速度（元のＰＣＭ多重デ
ータのクロック周波数のｎ倍）に比べて非常に低い。
【００１８】また本実施例では、１タイムスロット当た
りのビット数をｎビットに変換した際に生じた余剰ビッ
トに副情報を挿入しているため、副情報のタイムスロッ
ト入替えを行うための系が不要であり構成を簡易にでき
るとともに、ＰＣＭ多重データ内の主データと一纏めに
処理を行うことができ、処理の簡易化をもたらす。
りのビット数をｎビットに変換した際に生じた余剰ビッ
トに副情報を挿入しているため、副情報のタイムスロッ
ト入替えを行うための系が不要であり構成を簡易にでき
るとともに、ＰＣＭ多重データ内の主データと一纏めに
処理を行うことができ、処理の簡易化をもたらす。
【００１９】なお本発明は上記実施例に限定されるもの
ではない。例えば上記実施例では、副情報を余剰ビット
に挿入しているが、副情報は従来と同様に別系統で処理
するようにしても良い。また上記実施例では、処理対象
をＰＣＭ多重データとして説明しているが、ＰＣＭ多重
データには限定されない。このほか本発明の要旨を逸脱
しない範囲で種々の変形実施が可能である。
ではない。例えば上記実施例では、副情報を余剰ビット
に挿入しているが、副情報は従来と同様に別系統で処理
するようにしても良い。また上記実施例では、処理対象
をＰＣＭ多重データとして説明しているが、ＰＣＭ多重
データには限定されない。このほか本発明の要旨を逸脱
しない範囲で種々の変形実施が可能である。
【００２０】
【発明の効果】本発明によれば、ｎ個の多重データのそ
れぞれに対応して設けられ、対応する多重データの速度
を１タイムスロット当たりｎビットに変換する速度変換
手段と、前記ｎ個の多重データのそれぞれに対応して設
けられ、前記速度変換手段で速度変換がなされた多重デ
ータを第１のｎビットパラレルデータに変換する直−並
列変換手段とを備え、前記直−並列変換手段のそれぞれ
で得られたｎ個の第１のｎビットパラレルデータを、各
第１のｎビットパラレルデータの同位ビットを１タイム
スロット期間に時分割多重した第２のｎビットパラレル
データとし、この第２のｎビットパラレルデータを前記
タイムスロット入替えに供するようにしたので、タイム
スイッチの動作速度の上昇およびスイッチ回路網の増大
を招くこと無く、１タイムスロットのデータ量（ビット
数）以上の多重データ間のタイムスロット入替えを効率
的に行うことのできる多重変換装置となる。
れぞれに対応して設けられ、対応する多重データの速度
を１タイムスロット当たりｎビットに変換する速度変換
手段と、前記ｎ個の多重データのそれぞれに対応して設
けられ、前記速度変換手段で速度変換がなされた多重デ
ータを第１のｎビットパラレルデータに変換する直−並
列変換手段とを備え、前記直−並列変換手段のそれぞれ
で得られたｎ個の第１のｎビットパラレルデータを、各
第１のｎビットパラレルデータの同位ビットを１タイム
スロット期間に時分割多重した第２のｎビットパラレル
データとし、この第２のｎビットパラレルデータを前記
タイムスロット入替えに供するようにしたので、タイム
スイッチの動作速度の上昇およびスイッチ回路網の増大
を招くこと無く、１タイムスロットのデータ量（ビット
数）以上の多重データ間のタイムスロット入替えを効率
的に行うことのできる多重変換装置となる。
【図１】 本発明の一実施例に係る多重変換装置の要
部構成を示すブロック図。
部構成を示すブロック図。
【図２】 図１中の各部の信号状態を示すタイミング
図である。
図である。
１−１〜１−ｎ …速度変換部、 ２−１〜２−ｎ …
直−並列変換部、３…多重部、４…タイムスイッチ。
直−並列変換部、３…多重部、４…タイムスイッチ。
Claims (1)
- 【請求項１】 それぞれ複数チャネルのデータが時分
割多重されたｎ個（ｎは２以上の整数）の多重データ間
でタイムスロットの入替えを行う多重変換装置において
、前記ｎ個の多重データのそれぞれに対応して設けられ
、対応する多重データの速度を１タイムスロット当たり
ｎビットに変換する速度変換手段と、前記ｎ個の多重デ
ータのそれぞれに対応して設けられ、前記速度変換手段
で速度変換がなされた多重データを第１のｎビットパラ
レルデータに変換する直−並列変換手段と、前記直−並
列変換手段のそれぞれで得られたｎ個の第１のｎビット
パラレルデータを、各第１のｎビットパラレルデータの
同位ビットを１タイムスロット期間に時分割多重した第
２のｎビットパラレルデータとし、この第２のｎビット
パラレルデータを前記タイムスロット入替えに供する多
重手段とを具備したことを特徴とする多重変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15134791A JPH04373334A (ja) | 1991-06-24 | 1991-06-24 | 多重変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15134791A JPH04373334A (ja) | 1991-06-24 | 1991-06-24 | 多重変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04373334A true JPH04373334A (ja) | 1992-12-25 |
Family
ID=15516581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15134791A Pending JPH04373334A (ja) | 1991-06-24 | 1991-06-24 | 多重変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04373334A (ja) |
-
1991
- 1991-06-24 JP JP15134791A patent/JPH04373334A/ja active Pending
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