JPH0437630B2 - - Google Patents
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- Publication number
- JPH0437630B2 JPH0437630B2 JP62313910A JP31391087A JPH0437630B2 JP H0437630 B2 JPH0437630 B2 JP H0437630B2 JP 62313910 A JP62313910 A JP 62313910A JP 31391087 A JP31391087 A JP 31391087A JP H0437630 B2 JPH0437630 B2 JP H0437630B2
- Authority
- JP
- Japan
- Prior art keywords
- reference potential
- potential source
- sense node
- plates
- photodiode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/142—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the reference generators for the steps being arranged in a common two-dimensional array
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/1205—Multiplexed conversion systems
- H03M1/123—Simultaneous, i.e. using one converter per channel but with common control or reference circuits for multiple converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、フオトダイオード信号のデイジタル
表示を発生するフオトダイオード信号変換回路お
よびそれを用いたオプテイカル画像検出装置に関
し、更に詳細には、フオトダイオードにおける電
荷を直接的にデイジタル信号表示する、スイツチ
ド・キヤパシタ順次比較アナログ−デイジタル変
換回路に関する。
表示を発生するフオトダイオード信号変換回路お
よびそれを用いたオプテイカル画像検出装置に関
し、更に詳細には、フオトダイオードにおける電
荷を直接的にデイジタル信号表示する、スイツチ
ド・キヤパシタ順次比較アナログ−デイジタル変
換回路に関する。
〔発明の背景〕
逆バイアス半導体ｐ−ｎ接合を使用して、光の
強さを電気信号に変換することは、周知の技術で
ある。フオトダイオードのこの特性は、様々な光
検出の分野において、長い間使用されている。ま
た、フオトダイオード・アレイをオプテイカル認
識の分野において使用することも、周知の技術で
ある。基本的な用途においては、フオトダイオー
ド素子の出力信号は、光の強さが所定のレベル以
上であるか、または以下であるかを、表わしてい
ればよい。たとえば、多くのオプテイカル文字認
識システムでは、読み出されるスポツトにおける
マーキングの有無のような情報を必要としている
にすぎない。
強さを電気信号に変換することは、周知の技術で
ある。フオトダイオードのこの特性は、様々な光
検出の分野において、長い間使用されている。ま
た、フオトダイオード・アレイをオプテイカル認
識の分野において使用することも、周知の技術で
ある。基本的な用途においては、フオトダイオー
ド素子の出力信号は、光の強さが所定のレベル以
上であるか、または以下であるかを、表わしてい
ればよい。たとえば、多くのオプテイカル文字認
識システムでは、読み出されるスポツトにおける
マーキングの有無のような情報を必要としている
にすぎない。
最近、画像検出の用途の増加により、検出され
た画像をグレイ・スケール（gray scale）表示す
ることが要求されている。特に、たとえば、急速
に拡大した様々な用途の他、ロボツトおよび工場
オートメーシヨンの分野において、要求されてい
る。
た画像をグレイ・スケール（gray scale）表示す
ることが要求されている。特に、たとえば、急速
に拡大した様々な用途の他、ロボツトおよび工場
オートメーシヨンの分野において、要求されてい
る。
このような用途の多くは、デイジタル信号処理
を用いているので、フオトダイオード信号をデイ
ジタル表示する必要がある。フオトダイオードに
より発生された信号は、電荷、特に、電荷の変化
である。デイジタル化の最も一般的な方法は、電
荷信号をアナログ電圧レベルに変換し、電圧レベ
ルのアナログ−デイジタル変換を行なつて、デイ
ジタル信号を発生している。これらを実施する技
術は、十分に開発され、かつ十分に満足のいく結
果を生じているが、信号処理過程をなくせば、よ
り簡単で、製造コストも低下し、さらに小型化さ
れ、その上、精度も高めることができる。不必要
なオペレーシヨンをなくすことにより得られた半
導体領域および他のリソースは、より複雑な信号
処理や周辺機能に使用すればよい。
を用いているので、フオトダイオード信号をデイ
ジタル表示する必要がある。フオトダイオードに
より発生された信号は、電荷、特に、電荷の変化
である。デイジタル化の最も一般的な方法は、電
荷信号をアナログ電圧レベルに変換し、電圧レベ
ルのアナログ−デイジタル変換を行なつて、デイ
ジタル信号を発生している。これらを実施する技
術は、十分に開発され、かつ十分に満足のいく結
果を生じているが、信号処理過程をなくせば、よ
り簡単で、製造コストも低下し、さらに小型化さ
れ、その上、精度も高めることができる。不必要
なオペレーシヨンをなくすことにより得られた半
導体領域および他のリソースは、より複雑な信号
処理や周辺機能に使用すればよい。
本発明は、高性能を維持しながら、ダイオー
ド・アレイにおける逆バイアス・フオトダイオー
ドの電荷の変化を、デイジタル表示に直接的に変
換することにより、デイジタル・グレイ・スケー
ル読み出し能力を備えたフオトデイテクタの寸法
およびコストを最小にすることができる。特に、
本発明による回路は、低電力消費で低コストの標
準CMOS集積回路設計の製造に適している。
ド・アレイにおける逆バイアス・フオトダイオー
ドの電荷の変化を、デイジタル表示に直接的に変
換することにより、デイジタル・グレイ・スケー
ル読み出し能力を備えたフオトデイテクタの寸法
およびコストを最小にすることができる。特に、
本発明による回路は、低電力消費で低コストの標
準CMOS集積回路設計の製造に適している。
本発明は、逆バイアス半導体ｐ−ｎ接合の電荷
の変化を、一般的なデイジタル信号処理回路およ
び技術に適したデイジタル表示に、直線的に変換
する装置を提供する。
の変化を、一般的なデイジタル信号処理回路およ
び技術に適したデイジタル表示に、直線的に変換
する装置を提供する。
すなわち、第１の基準電位源１２と、カソード
と第１の基準電位源に接続したアノードとを有す
るフオトダイオード１０と、カソードに接続され
たセンス・ノード１３と、第１および第２のプレ
ートをそれぞれ有し、かつ所定の関係のキヤパシ
タンス値を有し、第１のプレートが共通接続され
た複数のキヤパシタ１５〜２０からなるキヤパシ
タ・アレイ１４と、共通接続された第１のプレー
トをセンス・ノードに接続する手段２１と、第２
の基準電位源３６と、第２のプレートを第１の基
準電位源または第２の基準電位源に選択的に接続
するスイツチング手段３０〜３５，４０〜４５
と、センス・ノードを閾値電圧にチヤージし、そ
の後所定時間、このセンス・ノードを電気的に絶
縁させるチヤージング手段２３，２８と、セン
ス・ノードの電圧を検出し、この電圧が閾値電圧
よりも大きい場合は特性信号を発生する比較器２
２と、センス・ノードが閾値電圧にチヤージング
されている間は第２のプレートを第１の基準電位
源に接続するようにスイツチング手段を制御し、
所定の遅延の後、センス・ノードを電気的に絶縁
する所定時間の間、第２のプレートを第２の基準
電位源に順次接続してゆくようにスイツチング手
段を制御するとともに、比較器の特性信号が発生
したときに第２のプレートを第１の基準電位源に
接続するように切り換える制御手段と、スイツチ
ング手段の状態に応じて、フオトダイオードにお
ける光の強さを表しているそのデイジタル表示を
発生するデイジタル出力手段とから構成したもの
である。
と第１の基準電位源に接続したアノードとを有す
るフオトダイオード１０と、カソードに接続され
たセンス・ノード１３と、第１および第２のプレ
ートをそれぞれ有し、かつ所定の関係のキヤパシ
タンス値を有し、第１のプレートが共通接続され
た複数のキヤパシタ１５〜２０からなるキヤパシ
タ・アレイ１４と、共通接続された第１のプレー
トをセンス・ノードに接続する手段２１と、第２
の基準電位源３６と、第２のプレートを第１の基
準電位源または第２の基準電位源に選択的に接続
するスイツチング手段３０〜３５，４０〜４５
と、センス・ノードを閾値電圧にチヤージし、そ
の後所定時間、このセンス・ノードを電気的に絶
縁させるチヤージング手段２３，２８と、セン
ス・ノードの電圧を検出し、この電圧が閾値電圧
よりも大きい場合は特性信号を発生する比較器２
２と、センス・ノードが閾値電圧にチヤージング
されている間は第２のプレートを第１の基準電位
源に接続するようにスイツチング手段を制御し、
所定の遅延の後、センス・ノードを電気的に絶縁
する所定時間の間、第２のプレートを第２の基準
電位源に順次接続してゆくようにスイツチング手
段を制御するとともに、比較器の特性信号が発生
したときに第２のプレートを第１の基準電位源に
接続するように切り換える制御手段と、スイツチ
ング手段の状態に応じて、フオトダイオードにお
ける光の強さを表しているそのデイジタル表示を
発生するデイジタル出力手段とから構成したもの
である。
また、フオトダイオード１０は、フオトダイオ
ード・アレイ１１を構成しており、それ等の信号
はマルチプレツクスされてセンス・ノードに送ら
れる。
ード・アレイ１１を構成しており、それ等の信号
はマルチプレツクスされてセンス・ノードに送ら
れる。
以下、添付の図面に基き、本発明の実施例に関
して説明する。
して説明する。
第１図において、フオトダイオード１０は、第
２図に関して説明するフオトダイオード・アレイ
１１の１つである。ダイオード１０のアノード
は、回路アース、または適当な基準電位源１２に
接続している。ダイオード１０のカソードは、セ
ンス・ノードとして後述するビデオ・ライン１３
に接続している。
２図に関して説明するフオトダイオード・アレイ
１１の１つである。ダイオード１０のアノード
は、回路アース、または適当な基準電位源１２に
接続している。ダイオード１０のカソードは、セ
ンス・ノードとして後述するビデオ・ライン１３
に接続している。
キヤパシタ・アレイ１４は、バイナリ・ウエイ
テツド・キヤパシタンス値を有する６つのキヤパ
シタ１５〜２０を含んでいる。特に、キヤパシタ
１５は、単位キヤパシタンス値Ｃを有している。
キヤパシタ１６〜２０は、それぞれキヤパシタン
ス値２Ｃ，８Ｃ，１６Ｃ，３２Ｃを有している。
キヤパシタの数は、Ａ／Ｄ変換の目標分解能に応
じて変えることができる。図示した６つのキヤパ
シタでは、64レベルの変換２6が、達成できる。
実際、集積回路においては、単位キヤパシタを並
列に接続して、より大きいキヤパシタを形成する
ことにより、良好なキヤパシタ・マツチングおよ
びキヤパシタンス値レシオニングが得られる。た
とえば、キヤパシタ２０は、単位キヤパシタンス
値Ｃの32単位キヤパシタから成つている。
テツド・キヤパシタンス値を有する６つのキヤパ
シタ１５〜２０を含んでいる。特に、キヤパシタ
１５は、単位キヤパシタンス値Ｃを有している。
キヤパシタ１６〜２０は、それぞれキヤパシタン
ス値２Ｃ，８Ｃ，１６Ｃ，３２Ｃを有している。
キヤパシタの数は、Ａ／Ｄ変換の目標分解能に応
じて変えることができる。図示した６つのキヤパ
シタでは、64レベルの変換２6が、達成できる。
実際、集積回路においては、単位キヤパシタを並
列に接続して、より大きいキヤパシタを形成する
ことにより、良好なキヤパシタ・マツチングおよ
びキヤパシタンス値レシオニングが得られる。た
とえば、キヤパシタ２０は、単位キヤパシタンス
値Ｃの32単位キヤパシタから成つている。
各キヤパシタ１５〜２０の第１プレートは、小
さい結合キヤパシタ２１を介してセンス・ノード
１３に電気的に接続している。結合キヤパシタ２
１の機能は、フオトダイオード１０によりセン
ス・ノードから引き出された電荷と比較し得るよ
うに、キヤパシタ１５〜２０によりセンス・ノー
ド１３に供給される電荷を減衰することである。
さい結合キヤパシタ２１を介してセンス・ノード
１３に電気的に接続している。結合キヤパシタ２
１の機能は、フオトダイオード１０によりセン
ス・ノードから引き出された電荷と比較し得るよ
うに、キヤパシタ１５〜２０によりセンス・ノー
ド１３に供給される電荷を減衰することである。
三段インバータ２２は、比較器として機能す
る。図示されている比較器とスイツチング装置
は、低電力消費で、しかも周知の工程を用いて低
コストで容易に製造し得るCMOS電界効果形ト
ランジスタ（FET）で、形成されている。
る。図示されている比較器とスイツチング装置
は、低電力消費で、しかも周知の工程を用いて低
コストで容易に製造し得るCMOS電界効果形ト
ランジスタ（FET）で、形成されている。
FETスイツチ２３は、比較器２２の第１段の
入出力端子間に接続している。比較器２２の入力
端子は、センス・ノード１３に接続している。
FET２３のゲート電極は、リセツト端子２４に
接続し、上記リセツト端子は、キヤパシタ１５〜
２０の第１プレートと回路アース１２の間にスイ
ツチを形成しているFET２５のゲート電極に接
続している。
入出力端子間に接続している。比較器２２の入力
端子は、センス・ノード１３に接続している。
FET２３のゲート電極は、リセツト端子２４に
接続し、上記リセツト端子は、キヤパシタ１５〜
２０の第１プレートと回路アース１２の間にスイ
ツチを形成しているFET２５のゲート電極に接
続している。
また、リセツト端子２４は、インバータを形成
しているFET２６，２７のゲート電極に接続し
ている。インバータの出力信号は、FET２８，
２９のゲート電極に供給される。FET２８は、
センス・ノード１３に接続したソースおよびドレ
イン電極を有し、FET２９は、キヤパシタ１５
〜２０の第１プレートに接続したソースおよびド
レイン電極を有している。FET２８，２９は、
FETスイツチ２３，２５の容量性フイードスル
ーをなくすのに使用される。
しているFET２６，２７のゲート電極に接続し
ている。インバータの出力信号は、FET２８，
２９のゲート電極に供給される。FET２８は、
センス・ノード１３に接続したソースおよびドレ
イン電極を有し、FET２９は、キヤパシタ１５
〜２０の第１プレートに接続したソースおよびド
レイン電極を有している。FET２８，２９は、
FETスイツチ２３，２５の容量性フイードスル
ーをなくすのに使用される。
キヤパシタ１５〜２０の第２プレートは、それ
ぞれ、FETスイツチ３０〜３５を介して、回路
アース１２に接続している。また、キヤパシタ１
５〜２０の第２プレートは、FETスイツチ４０
〜４５をそれぞれ介して、基準電圧源３６に接続
している。スイツチ３０〜３５および４０〜４５
は、キヤパシタ１５〜２０の第２プレートを、後
述するような制御信号Ｄ０〜Ｄ５および０〜
５に応じて、回路アース１２、または基準電圧源
３６に接続する。
ぞれ、FETスイツチ３０〜３５を介して、回路
アース１２に接続している。また、キヤパシタ１
５〜２０の第２プレートは、FETスイツチ４０
〜４５をそれぞれ介して、基準電圧源３６に接続
している。スイツチ３０〜３５および４０〜４５
は、キヤパシタ１５〜２０の第２プレートを、後
述するような制御信号Ｄ０〜Ｄ５および０〜
５に応じて、回路アース１２、または基準電圧源
３６に接続する。
システム・オペレーシヨンは、高信号をリセツ
ト端子２４に供給して、FETスイツチ２３およ
び２５を導通させることにより、開始される。そ
れにより、比較器２２の閾値電圧をセンス・ノー
ド１３に供給し、かつフオトダイオード１０およ
び結合キヤパシタ２１を閾値電圧にチヤージす
る。キヤパシタ２１のチヤージングは、キヤパシ
タ１５〜２０の第１プレートを、対応する電圧に
チヤージングすることになる。同時に、低信号
が、制御端子Ｄ０〜Ｄ５に供給され（かつ、対応
する高信号は、制御信号０〜５に供給され
る）、それにより、キヤパシタ・セツト１４を放
電させる。その後、リセツト端子２４における信
号は、低状態に変化され、センス・ノード１３を
電気的に絶縁する。
ト端子２４に供給して、FETスイツチ２３およ
び２５を導通させることにより、開始される。そ
れにより、比較器２２の閾値電圧をセンス・ノー
ド１３に供給し、かつフオトダイオード１０およ
び結合キヤパシタ２１を閾値電圧にチヤージす
る。キヤパシタ２１のチヤージングは、キヤパシ
タ１５〜２０の第１プレートを、対応する電圧に
チヤージングすることになる。同時に、低信号
が、制御端子Ｄ０〜Ｄ５に供給され（かつ、対応
する高信号は、制御信号０〜５に供給され
る）、それにより、キヤパシタ・セツト１４を放
電させる。その後、リセツト端子２４における信
号は、低状態に変化され、センス・ノード１３を
電気的に絶縁する。
フオトダイオード１０に入射した光は、セン
ス・ノード１３を放電させる。センス・ノード１
３から引き出された電荷は、フオトダイオード１
０を介して流れる光電流の時間積分である。この
引き出された電荷は、フオトダイオード１０にお
ける照度のアナログ表示である。
ス・ノード１３を放電させる。センス・ノード１
３から引き出された電荷は、フオトダイオード１
０を介して流れる光電流の時間積分である。この
引き出された電荷は、フオトダイオード１０にお
ける照度のアナログ表示である。
所定の時間の後、制御端子Ｄ０，０に信号が
供給され、キヤパシタ２０の第２プレートを、ア
ース電位から電圧源３６の基準電圧に切り換え
る。この動作により、電荷が、ビデオ・ライン
（センス・ノード１３）に注入される。注入され
た電荷が、光電流によりビデオ・ラインから移動
された電荷の量よりも少ない場合、比較器２２の
出力は、高いままである。第２図に関して後述す
るように、比較器２２からの高出力は、FETス
イツチ３５，４５を現在の状態に保持し、かつキ
ヤパシタ２０に現在の電荷を保持する信号とな
る。
供給され、キヤパシタ２０の第２プレートを、ア
ース電位から電圧源３６の基準電圧に切り換え
る。この動作により、電荷が、ビデオ・ライン
（センス・ノード１３）に注入される。注入され
た電荷が、光電流によりビデオ・ラインから移動
された電荷の量よりも少ない場合、比較器２２の
出力は、高いままである。第２図に関して後述す
るように、比較器２２からの高出力は、FETス
イツチ３５，４５を現在の状態に保持し、かつキ
ヤパシタ２０に現在の電荷を保持する信号とな
る。
しかし、キヤパシタ２０からビデオ・ラインに
注入された電荷が、光電流によりビデオ・ライン
から移動された電荷よりも大きい場合、比較器２
２は、低出力状態に切り換えられる。比較器から
の低出力は、FETスイツチ３５，４５の状態を
変化し、ビデオ・ラインから、注入されていた電
荷をアースに放電させる。
注入された電荷が、光電流によりビデオ・ライン
から移動された電荷よりも大きい場合、比較器２
２は、低出力状態に切り換えられる。比較器から
の低出力は、FETスイツチ３５，４５の状態を
変化し、ビデオ・ラインから、注入されていた電
荷をアースに放電させる。
比較器２０およびスイツチ３５，４５に関して
述べたプロセスは、残りのキヤパシタおよびそれ
に伴うスイツチに関しても、後に順々に実施され
る。どの場合も、比較器からの高出力は、キヤパ
シタの第２プレートを基準電圧に保持する。低出
力は、キヤパシタの第２プレートを、アース電位
に戻す。同様の動作が、全キヤパシタに関しても
行なわれた後、制御信号Ｄ０〜Ｄ５の状態は、フ
オトダイオード１０における光の強さのデイジタ
ル表示となる。
述べたプロセスは、残りのキヤパシタおよびそれ
に伴うスイツチに関しても、後に順々に実施され
る。どの場合も、比較器からの高出力は、キヤパ
シタの第２プレートを基準電圧に保持する。低出
力は、キヤパシタの第２プレートを、アース電位
に戻す。同様の動作が、全キヤパシタに関しても
行なわれた後、制御信号Ｄ０〜Ｄ５の状態は、フ
オトダイオード１０における光の強さのデイジタ
ル表示となる。
第１図に関して述べられたプロセスは、第２図
のブロツク図に示されたフオトダイオード・アレ
イにも適用し得る。第２図において、ダイオー
ド・アレイ、ビデオ・ライン（センス・ノード）
および比較器は、第１図と同様の参照番号１１，
１３，２２が付けられている。キヤパシタ・アレ
イ１４は、キヤパシタ／スイツチング回路網５０
に含まれている。
のブロツク図に示されたフオトダイオード・アレ
イにも適用し得る。第２図において、ダイオー
ド・アレイ、ビデオ・ライン（センス・ノード）
および比較器は、第１図と同様の参照番号１１，
１３，２２が付けられている。キヤパシタ・アレ
イ１４は、キヤパシタ／スイツチング回路網５０
に含まれている。
ダイオード・アレイ１１のフオトダイオード
は、タイミング・ジエネレータ５２の制御の下
で、デコーダ５１により順次アドレスされる。こ
のように、第１図にフオトダイオード１０に関し
て述べたプロセスは、ダイオード・アレイ１１の
各ダイオードに対して順次実施される。
は、タイミング・ジエネレータ５２の制御の下
で、デコーダ５１により順次アドレスされる。こ
のように、第１図にフオトダイオード１０に関し
て述べたプロセスは、ダイオード・アレイ１１の
各ダイオードに対して順次実施される。
タイミング・ジエネレータ５２は、アドレスさ
れているダイオードを見のがさず、かつ対応する
信号を決定レジスタ５４に供給するシーケンサ５
３を制御する。決定レジスタ５４は、比較器２２
の出力信号を受信し、それに応じて、それは、参
照番号５５で示されるような、キヤパシタ／スイ
ツチング回路網５０に供給されるスイツチ制御信
号Ｄ０〜Ｄ５を発生する。
れているダイオードを見のがさず、かつ対応する
信号を決定レジスタ５４に供給するシーケンサ５
３を制御する。決定レジスタ５４は、比較器２２
の出力信号を受信し、それに応じて、それは、参
照番号５５で示されるような、キヤパシタ／スイ
ツチング回路網５０に供給されるスイツチ制御信
号Ｄ０〜Ｄ５を発生する。
スイツチ制御信号Ｄ０〜Ｄ５の状態を表わす信
号は、参照番号５７で示されるように、ビデオ・
レジスタ５６に供給される。ビデオ・レジスタ５
６は、ダイオード・アレイ１１のフオトダイオー
ドにおける光の強さのデイジタル表示を発生す
る。このデイジタル表示は、ビデオ・バツフア５
８に供給され、さらに、そこから出力ライン６０
により適当な時に供給される。
号は、参照番号５７で示されるように、ビデオ・
レジスタ５６に供給される。ビデオ・レジスタ５
６は、ダイオード・アレイ１１のフオトダイオー
ドにおける光の強さのデイジタル表示を発生す
る。このデイジタル表示は、ビデオ・バツフア５
８に供給され、さらに、そこから出力ライン６０
により適当な時に供給される。
第１図および第２図に関して述べたように、本
発明は、アナログ・フオトダイオード信号をデイ
ジタル形式に直接変換する独特な装置を提供す
る。本発明について、実施例に関して説明してき
たが、本発明は、様々に改変し得、これら実施例
に限定されないことは、当業者には明白であろ
う。
発明は、アナログ・フオトダイオード信号をデイ
ジタル形式に直接変換する独特な装置を提供す
る。本発明について、実施例に関して説明してき
たが、本発明は、様々に改変し得、これら実施例
に限定されないことは、当業者には明白であろ
う。
第１図はフオトダイオード信号変換装置におい
て使用される、キヤパシタ回路網および比較器の
概要図、第２図は本発明による信号変換装置を使
用したフオトダイオード画像センサのブロツク図
である。 １１……フオトダイオード、１３……ビデオ・
ライン（センス・ノード）、１４……キヤパシ
タ・アレイ、１５〜２０……キヤパシタ、２２…
…比較器、２３，２５……FETスイツチ、２６
〜２９……FET、３０〜３５，４０〜４５……
FETスイツチ、５０……キヤパシタ／スイツチ
ング回路網、５１……デコーダ、５２……タイミ
ング・ジエネレータ、５３……シーケンサ、５４
……決定レジスタ、５６……ビデオ・レジスタ、
５８……ビデオ・バツフア。
て使用される、キヤパシタ回路網および比較器の
概要図、第２図は本発明による信号変換装置を使
用したフオトダイオード画像センサのブロツク図
である。 １１……フオトダイオード、１３……ビデオ・
ライン（センス・ノード）、１４……キヤパシ
タ・アレイ、１５〜２０……キヤパシタ、２２…
…比較器、２３，２５……FETスイツチ、２６
〜２９……FET、３０〜３５，４０〜４５……
FETスイツチ、５０……キヤパシタ／スイツチ
ング回路網、５１……デコーダ、５２……タイミ
ング・ジエネレータ、５３……シーケンサ、５４
……決定レジスタ、５６……ビデオ・レジスタ、
５８……ビデオ・バツフア。
Claims (1)
- 【特許請求の範囲】 １ 第１の基準電位源と、 カソードと上記第１の基準電位源に接続したア
ノードとを有するフオトダイオードと、 上記カソードに接続されたセンス・ノードと、 第１および第２のプレートをそれぞれ有し、か
つ所定の関係のキヤパシタンス値を有し、第１の
プレートが共通接続された複数のキヤパシタから
なるキヤパシタ・アレイと、 上記共通接続された第１のプレートを上記セン
ス・ノードに接続する手段と、 第２の基準電位源と、 上記キヤパシタ・アレイの第２のプレートを上
記第１の基準電位源または第２の基準電位源に選
択的に接続するスイツチング手段と、 上記センス・ノードを閾値電圧にチヤージし、
その後所定時間、このセンス・ノードを電気的に
絶縁させるチヤージング手段と、 上記センス・ノードの電圧を検出し、この電圧
が閾値電圧よりも大きい場合は特性信号を発生す
る比較器と、 上記センス・ノードが閾値電圧にチヤージング
されている間は上記キヤパシタ・アレイの第２の
プレートを上記第１の基準電位源に接続するよう
に上記スイツチング手段を制御し、所定の遅延の
後、上記センス・ノードを電気的に絶縁する上記
所定時間の間、上記複数の第２のプレートを上記
第２の基準電位源に順次接続してゆくように上記
スイツチング手段を制御するとともに、上記比較
器の特性信号が発生したときに上記第２のプレー
トを上記第１の基準電位源に接続するように切り
換える制御手段と、 上記スイツチング手段の状態に応じて、上記フ
オトダイオードにおける光の強さを表しているそ
のデイジタル表示を発生するデイジタル出力手段
と からなることを特徴とするフオトダイオード信号
変換回路。 ２ 第１の基準電位源と、 カソードと上記第１の基準電位源に接続したア
ノードとをそれぞれ有するフオトダイオード・ア
レイと、 センス・ノードと、 第１および第２のプレートをそれぞれ有し、か
つ所定の関係のキヤパシタンス値を有し、第１の
プレートが共通接続された複数のキヤパシタから
なるキヤパシタ・アレイと、 上記共通接続された第１のプレートを上記セン
ス・ノードに接続する手段と、 第２の基準電位源と、 上記フオトダイオード・アレイ中のフオトダイ
オードのカソードを上記センス・ノードに順次接
続するマルチプレクサと、 上記キヤパシタ・アレイの第２のプレートを上
記第１の基準電位源または第２の基準電位源に選
択的に接続するスイツチング手段と、 上記センス・ノードを閾値電圧にチヤージし、
その後所定時間、このセンス・ノードを電気的に
絶縁させるチヤージング手段と、 上記センス・ノードの電圧を検出し、この電圧
が閾値電圧よりも大きい場合は特性信号を発生す
る比較器と、 上記センス・ノードが閾値電圧にチヤージング
されている間は上記キヤパシタ・アレイの第２の
プレートを上記第１の基準電位源に接続するよう
に上記スイツチング手段を制御し、所定の遅延の
後、上記センス・ノードを電気的に絶縁する上記
所定時間の間、上記複数の第２のプレートを上記
第２の基準電位源に順次接続してゆくように上記
スイツチング手段を制御するとともに、上記比較
器の特性信号が発生したときに上記第２のプレー
トを上記第１の基準電位源に接続するように切り
換える制御手段と、 上記センス・ノードに接続した上記フオトダイ
オードにおける光の強さを表わしている上記スイ
ツチング手段の状態に応じて、そのデイジタル表
示を発生するデイジタル出力手段と からなり、フオトダイオード検出素子の出力信号
をデイジタル形式に直接変換するオプテイカル画
像検出装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/940,692 US4734589A (en) | 1986-12-11 | 1986-12-11 | A/D photodiode signal conversion apparatus |
| US940.692 | 1986-12-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63246085A JPS63246085A (ja) | 1988-10-13 |
| JPH0437630B2 true JPH0437630B2 (ja) | 1992-06-19 |
Family
ID=25475265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62313910A Granted JPS63246085A (ja) | 1986-12-11 | 1987-12-11 | フォトダイオード信号変換回路およびそれを用いたオプティカル画像検出装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4734589A (ja) |
| EP (1) | EP0271057A3 (ja) |
| JP (1) | JPS63246085A (ja) |
Families Citing this family (8)
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|---|---|---|---|---|
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| JP2678062B2 (ja) * | 1989-06-14 | 1997-11-17 | キヤノン株式会社 | 光電変換装置 |
| US5153421A (en) * | 1991-11-04 | 1992-10-06 | Xerox Corporation | Architecture for analog and digital image sensor arrays |
| JPH08149008A (ja) * | 1994-11-25 | 1996-06-07 | Hitachi Ltd | Ａｄ変換回路及びそれを用いた信号変換装置 |
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| JP2001320606A (ja) * | 2000-05-02 | 2001-11-16 | Hamamatsu Photonics Kk | 信号処理回路 |
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Family Cites Families (7)
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|---|---|---|---|---|
| DE2733248A1 (de) * | 1976-07-22 | 1978-01-26 | Copal Co Ltd | Anordnung zur messung der intensitaet von licht |
| DE2903718A1 (de) * | 1979-01-31 | 1980-08-14 | Agfa Gevaert Ag | Analog/digital-wandleranordnung fuer eine digitale belichtungsregelung einer fotografischen kamera |
| JPS58177086A (ja) * | 1982-04-10 | 1983-10-17 | Sony Corp | 固体撮像素子 |
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| DE3435354A1 (de) * | 1983-09-27 | 1986-01-23 | Kyocera Corp., Kyoto | Photoelektrische wandleranordnung |
| US4617471A (en) * | 1983-12-27 | 1986-10-14 | Kabushiki Kaisha Toshiba | Image sensing device |
| JPS6190569A (ja) * | 1984-10-11 | 1986-05-08 | Canon Inc | 画像読取り装置 |
-
1986
- 1986-12-11 US US06/940,692 patent/US4734589A/en not_active Expired - Fee Related
-
1987
- 1987-12-08 EP EP19870118137 patent/EP0271057A3/en not_active Withdrawn
- 1987-12-11 JP JP62313910A patent/JPS63246085A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| EP0271057A2 (en) | 1988-06-15 |
| JPS63246085A (ja) | 1988-10-13 |
| EP0271057A3 (en) | 1990-10-31 |
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