JPH0437904A - カウンタ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はクロック信号をカウントするカウンタ装置に
関し、特に、非同期方式のバイナリ・カウンタに関する
。

［従来の技術］ 種々の分野においてカウンタ装置が用いられている。あ
る種のカウンタ装置はそのカウント値を時間に対応させ
所定カウント値ごとに特定の構成要素を活性化または不
活性化するための制御信号を発生するタイマとして用い
られる。

また、あるシステムにおいては、複数の構成要素にそれ
ぞれ番号が付されており、この番号に従って各構成要素
を順次活性化するためにカウンタ装置が用いられる。こ
の構成の場合、カウンタ装置のカウント値に対応する構
成要素が活性化される。

また、シリアルにアクセス可能なメモリ装置においては
、ワード線（行線）またはビット線（列線）が順次選択
状態とされるが、この選択ワード線または選択ビット線
を指定するアドレスを発生するためにプログラム・カウ
ンタ（またはアドレス・ポインタ）とよばれるカウンタ
装置が用いられている。この構成においては、カウンタ
装置は制御信号に応答してそのカウンタ値を順次増分ま
たは減分し、そのカウント値がワード線またはビット線
指定用アドレスとして用いられる。

第８図は従来の非同期型バイナリ（２進）カウンタの構
成の一例を示す図であり、たとえばネイル−ウニステ（
Ｎｅｉｌ　　Ｗｅｓｔｅ）等によるｒｃＭＯ８ＶＬＳＩ
設計原理」、アティソン・ウニズリ−出版会社発行の第
３３５頁ないし第３３６頁の図８．２５に例示されてい
る。

第８図を参照して、従来の非同期型バイナリカウンタ７
は１ビツトカウンタであり、初段のラッチ部７１および
２段目のラッチ部７２を備える。

初段のラッチ部７１は、クロック信号φ、Ｔに応答して
オン・オフするトランスミッション−ゲー）６ａおよび
６ｂと、与えられた信号を反転するインバータ８ａおよ
び８ｂを備える。トランスミッション・ゲート６ａは、
クロック信号φ、■に応答して２段目のラッチ部〒２か
ら発生される出力Ｑを通過させる。トランスミッション
・ゲート６ｂは、インバータ８ａの入力部とインバータ
８ｂの出力とをクロック信号φ、φに応答して結合する
。インバータ８ａは、トランスミッション・ゲー）６ａ
からの信号を反転する。インバータ８ｂは、インバータ
８ａからの信号を反転する。

トランスミッション・ゲートは一般に、ｎチャネルＭＯ
８（絶縁ゲート型電界効果）トランジスタとｐ型ＭＯＳ
トランジスタのそれぞれのソースおよびドレインが互い
に結合される構成を有している。トランスミッション・
ゲート６ａおよび６ｂの制御端子へ与えられるクロック
の位相は異なっており、トランスミッション・ゲート６
ａとトランスミッション・ゲート６ｂとは互いに相補に
オン・オフ動作を行なう。

２段目のラッチ部７２も同様に、トランスミッション会
ゲート６Ｃおよび６ｄと、２段の縦続接続されたインバ
ータ８ｃおよび８ｄを備える。インバータ８Ｃから出力
信号Ｑが出力され、インバータ８ｄから出力信号ｑが出
力される。トランスミッション・ゲート６ｃはトランス
ミッション・ゲー）６ｂと同期動作を行ない、トランス
ミッション・ゲート６ｄはトランスミッション・ゲート
６ａと同期動作を行なう。

第８図に示すバイナリ・カウンタは１ビツト・カウンタ
であるが、通常は、第９図に示すようにこの１ビツト・
バイナリΦカウンタ７が複数個縦続接続されて用いられ
る。ここで、第９図は（ｎ＋１）個の１ビツト・バイナ
リ・カウンタ７ａ〜７ｎが縦続接続されて（ｎ＋１）ビ
ット・バイナリ・カウンタを実現する構成を示す図であ
る。

第９図に示す非同期型カウンタにおいては、入力信号（
カウント入力、すなわちクロック信号φ。

φ）は最下位ビットのカウンタに対してのみ与えられる
。各段は、下位の出力Ｑ、Ｑをカウント入力として受け
る。すなわち、第８図において上位ビットのカウンタは
、クロック信号φ、正の代わりに下位ビットの出力Ｑ、
　Ｑを受ける。次に動作について、第１０図を参照して
説明する。ここで第１０図は、第８図に示すカウンタが
３段縦続接続された３ビツト・バイナリ・カウンタ７ａ
、７ｂおよび７ｃ（第９図参照）の動作波形を示す図で
ある。

クロック信号φ、φが与えられる以前の初期状態におい
ては、カウンタの出力ＱＯ１，Ｑ１および２はすべて“
Ｌ”　レベル（論理“０″）に保持されているものとす
る。

次に、初段のカウンタ７ａの動作について説明する。ク
ロック信号φが“Ｈ”　（論理“１”）へ立上ると、ト
ランスミッション・ゲー）６ａがオン状態となり、初段
のラッチ部７１に“Ｌ”の信号（出力Ｑ）が入力される
。トランスミッション・ゲート６ｂおよび６ｃは未だオ
フ状態にある。

クロック信号φが“Ｈ”から“Ｌ”へ立下ると、トラン
スミッション・ゲート６ａがオフ状態、トランスミッシ
ョン・ゲート６ｂがオン状態となり、初段のラッチ部７
１のデータ“Ｌ″が、そのラッチ機能により確定する。

同時に、２段目のラッチ部７２においては、トランスミ
ッション・ゲート６ｃを介して初段のラッチ部７１から
の確定データ“Ｌ”が伝達される。これにより、初段の
カウンタ７の出力ＱＯが“Ｈ”、ａ力ＱＯが“Ｌ”とな
る。

クロック信号φが再び“Ｈ”へ立上ると、２段目のラッ
チ部７２において、トランスミッションφゲート６Ｃが
オフ状態、トランスミッション・ゲート６ｄがオン状態
となり、２段目のラッチ部７２のデータ、すなわち出力
データＱ０．００が確定する。この確定したＨ”の出力
データＱＯは初段のラッチ部７１へ伝達され、オン状態
のトランスミッション・ゲート６ａを介してインバータ
８ａへ伝達される。

クロック信号φがＨ″から“Ｌ”へ再び立下ると、初段
のラッチ部７１において、オン状態のトランスミッショ
ン・ゲート６ｂによりラッチ回路が形成され、この初段
のラッチ部７１においてデータ“Ｈ″′が確定する。同
時に、オン状態のトランスミッション・ゲー）６ｃを介
してこのデータ“Ｈ″が２段目のラッチ部７２のインバ
ータ８Ｃへ伝達される。これにより、出力ＱＯがＬ”ａ
力Φ０が”Ｈ”となる。

以下、この動作を繰返すことにより、初段のカウンタ７
ａの出力ＱＯは、クロック信号φが“Ｈ”から“Ｌ”へ
立下るごとにその状態が変化する。

出力ＱＯは、クロック信号φの２回目の立下りごとに“
Ｈ”から“Ｌ”へと立下り、カウント値“０”および“
１″を有する１ビツト・カウントが実現される。

２段目のカウンタ７ｂにおいては、カウント入力として
初段のカウンタ７ａの出力ＱＯ，ｉＱｏが与えられてい
る。したがって、２段目のカウンタ７ｂの動作は、初段
のカウンタ７ａの動作においてクロック信号φの代わり
にその出力ＱＯを用いれば得られる。すなわち、２段目
のカウンタ７ｂの出力Ｑ１は、初段のカウンタ７ａの出
力ＱＯが“Ｈ′″から“Ｌ”へ立下るごとにその状態が
変化する。すなわち、出力Ｑ１は、初段のカウンタ７ａ
の出力ＱＯの２回目の立下りごとにＨ”から“Ｌ”へと
立下り、したがってクロック信号φが４個カウントされ
るごとにその初期状態に復帰する。

３段目のカウンタ７ｃにおいてはカウント入力として２
段目のカウンタ７ｂの出力Ｑ１．０１が与えられている
。したがって、その３段目のカウンタ７Ｃの出力Ｑ２は
、２段目のカウンタ７ｂの出力Ｑ１が“Ｈ”からＬ”へ
立下るごとにその状態が変化する。３段目のカウンタ７
Ｃは、２段目のカウンタ７ｂの２倍の周期で動作してお
り、したがってクロック信号φが８個与えられるごとに
その状態が初期状態へ復帰する。

上述のように、３段のカウンタ７ａ〜７ｃを縦続接続し
た場合、出力Ｑ２を最上位ビット、出力ＱＯを最下位ビ
ットとして用いれば、クロック信号φをカウント・アッ
プするとともにそのカウント値を２進表示するバイナリ
・カウンタが得られる。

同様に、また出力ｑを用いれば、カウント・ダウン動作
するバイナリ・カウンタが得られる。

［発明が解決しようとする課題］ 従来のバイナリ−カウンタは上述のように構成されてお
り、クロック信号をカウント入力としてそのカウント値
を２進表示している。したがって、このバイナリ−カウ
ンタからは連続するカウント値が出力されるので、この
カウント値を用いてたとえば複数の構成要素の順次活性
化等を行なうシーケンス制御の分野において用いること
ができる。

しかしながら、従来のカウンタの出力は順次１ずつ増分
または減分されるため、特定のカウント値を飛越してカ
ウントすることはできず、その用途が限定されるという
問題がある。

たとえば、カウンタのカウント値０〜５（１０進数）が
システムＡ１カウント値６（１０進数）〜１０（１０進
数）がシステム８１カウント値１１（１０進数）〜１５
（１０進数）がシステムＣにそれぞれ属する構成要素の
活性化を行なうためのタイミングを与える信号として用
いられる場合を考える。各構成要素はカウンタのカウン
ト値と１対１で対応づけられている。

このようなシステムにおいては、システムＡ１システム
ＢおよびシステムＣの各構成要素が順次活性化される場
合カウンタを用いてシーケンス制御を行なうことができ
る。しかしながら、ある条件下ではシステムＡ１システ
ムＢおよびシステムＣの構成要素を順次活性化し、ある
別の条件下ではシステムＡおよびシステムＣの構成要素
のみを順次活性化するような制御システムにおいては従
来のカウンタをタイミング発生器または構成要素選択信
号発生器として用いることは不可能である。

これに対応するためには、システムＡ、システムＢおよ
びシステムＣそれぞれ対応にカウンタを設け、これらの
カウンタを相互に切換えて用いることも考えられるが、
そのための制御装置が必要となり、カウンタ装置の構成
が大規模となるとともにその構成が複雑となる。また、
たとえこのような装置を用いたしても、不活性とされる
構成要素の範囲はタイマにより固定的に設定されてしま
い、この不活性状態とする構成要素の範囲を可変とする
ような柔軟な制御システムを構築することができない。

また、画像処理分野等においては、フィールドメモリの
ようなシリアルにアクセス可能なメモリ装置が用いられ
ている。このようなメモリ装置においては、ワード線選
択またはビット線選択のための行または列指定信号を発
生するためにプログラム拳カウンタのようなアドレス発
生器としてカウンタ装置が用いられている。このような
メモリ装置においても以下のような問題が発生する。い
ま、画面が画像領域Ａ、　　ＢおよびＣの３領域に分割
されている場合を考える。この画像領域は画面垂直方向
に分割されていても良く、また水平方向に分割されてい
ても良いが、今季直方向に沿って３分割されているとす
る。フィールド・メモリまたはプレーン・メモリのよう
な場合、ワード線は画面上の水平走査線と対応し、ワー
ド線がカウンタ出力に従って順次選択される。すなわち
カウンタのカウント値が行アドレスとして用いられてい
る。いま、画像編集において、画像領域Ｂを省略し、画
像領域ＡおよびＣのみのデータを読出して何らかの処理
を行ないたい場合、アドレス発生器として従来のカウン
タを用いることはできず、外部からワード線指定信号を
印加する必要があり、高速でワード線選択を行なうこと
ができない。

また、データ書込時において、画像領域Ｂのデータをそ
のまま固定とし、画像領域ＡおよびＣのデータの書換を
行ないたい場合においても、行アドレス発生器として従
来のカウンタを用いることができず、同様の問題が発生
する。さらに、画像が水平方向に沿って分割されている
場合においても、ビット線選択用アドレス発生のために
カウンタが用いられておれば同様の問題が発生する。

以上のように、従来のカウンタは、そのカウント値の飛
越機能、すなわちあるカウント値からあるカウント値ま
でジャンプしてカウントする機能を有していないため、
このような飛越カウント動作が必要とされる用途には用
いることができず、その用途が限定されるという問題が
あった。

それゆえ、この発明の目的は上述の従来のカウンタの有
する欠点を除去し、カウント飛越機能を備えたカウンタ
装置を提供することである。

この発明の他の目的は、カウント飛越範囲および飛越開
始カウント値を任意の値に設定することのできる飛越機
能を備えたカウンタ装置を提供することである。

［課題を解決するための手段］ この発明に係るカウンタ装置は、クロック信号をカウン
トするカウント手段と、このカウント手段のカウント値
を予め設定されたカウント値と比較する比較手段と、そ
の比較手段からの一致検出信号に応答してカウント手段
のカウント値を予め定められたカウント値だけ変更する
変更手段を備える。

変更手段により予め設定されたカウント値から予め定め
られたカウント値だけ変更されたカウント値は、カウン
タ装置のカウント方向と同一方向に修正された値である
。

［作用〕 比較手段はカウント手段のカウント飛越開始位置を検出
し、変更手段はこの飛越開始位置検出に応答して予め定
められたカウント値だけカウント手段のカウント動作を
飛越させる。カウント手段はこの飛越されたカウント値
からカウント動作を継続するため、予め定められたカウ
ント値と変更手段により変更されたカウント値との間の
カウント値は常にそのカウントが行なわれず飛越される
。

［発明の実施例コ 第１図はこの発明の一実施例であるカウンタ装置の構成
の一例を示す図である。第１図において、カウンタ装置
は、３段の縦続接続された１ビツトφバイナリ・カウン
タ７０ａ、７０ｂおよび７０Ｃを含む。バイナリ・カウ
ンタ７０ｂおよび７０Ｃはともに、第８図に示す１ビツ
ト・バイナリ・カウンタ７と同じ構成を有している。初
段のバイナリ・カウンタ７０ａは、２段目のラッチ部の
インバータ８ｃとインバータ８ｄとの間に排他的論理和
（ＥｘＯＲ）回路４が設けられている点を除いて第８図
に示すバイナリ・カウンタ７と同様の構成を有している
。このバイナリ・カウンタ７０ａ〜７０ｃに対しては、
第８図に示す１ビツト・バイナリｅカウンタ７と同じま
たは対応する構成要素には同一の参照番号が付されてい
る。

このカウンタ装置は、さらに、飛越開始カウント値を示
す飛越コードを記憶するためのフリップ・フロップｌａ
、ｌｂおよび１ｃと、カウンタ７０ａ〜７０ｃの出力（
カウント値）とフリップ・フロップ１ａ〜ＩＣに記憶さ
れた飛越コードとの一致／不一致を検出するためのＥｘ
ＮＯＲ（排他的否定論理和）ゲート２ａ、２ｂおよび２
ｃとＡＮＤ（論理積）ゲート５を備える。

フリップφフロップ１ａ〜ＩＣはカウント７０ａ〜７０
ｃ各々に対応して設けられる。フリップ・フロップ１ａ
は飛越コードの最下位ビットＤＯを記憶し、フリップ・
フロップ１ｂは飛越コードの第２ビツトＤ１を記憶し、
かつフリップ・フロップ１ｃは飛越コードの最上位ビッ
トＤ２を記憶する。

ＥｘＮＯＲゲー）２ａは、カウンタ７０ａの８力Ｑ’　
　０とフリップ・フロップ１ａの記憶ビットを比較する
。ＥｘＮＯＲゲート２ｂはカウンタ７０ｂの出力ビット
Ｑ’　　１とフリップ・フロップ１ｂの記憶ビットＤ１
とを比較する。ＥｘＮＯＲゲー）２ｃはカウンタ７０ｃ
の出力ビットＱ’　　２とフリップ・フロップＩＣの記
憶ビットＤ２とを比較する。

ＡＮＤゲート５はＥｘＮＯＲゲート２ａ〜２ｃ出力を受
ける。ＡＮＤゲート５の出力はカウンタ７０ａのＥｘＯ
Ｒゲート４の一方入力へ与えられる。ＥｘＯＲゲート４
はその他方入力にインバータ８ｃ出力を受ける。ＡＮＤ
ゲート５は、ＥｘＮＯＲゲート２ａ〜２ｃがすべて一致
を示しているときに飛越コードとカウンタ７０ａ〜７０
ｃのカウント値との一致を示す信号を出力する。ＥｘＯ
Ｒゲート４は、その一方式力にＨ”の信号が与えられた
ときインバータとして機能する。すなわち、このＥｘＯ
Ｒゲート４は、飛越開始カウント値に達したときに、そ
のカウント値に論理“１”を加算する加算手段として機
能する。

このカウンタ装置はさらに、カウント飛越時における出
力の不安定を防止するために、カウンタ７０ａ〜７０ｃ
の各出力ビットを同一タイミングで出力するためのカウ
ンタ出力保持ラッチ３ａ。

３ｂおよび３ｃを備える。カウンタ３ａ〜３ｃの各々は
、１ビツト・カウンタに含まれる１段のラッチと同様の
構成を有しており、カウンタの８カビツトを受けるトラ
ンスミッション・ゲート３０ａ、　　トランスミッショ
ン・ゲート３０ａ出力を受ける２段の縦続接続されたイ
ンバータ３５ａおよび３５ｂと、ラッチ機能を実現する
ためにインバータ３５ａの入力部とインバータ３５ｂの
出力部とを結合するトランスミッション・ゲート３０ｂ
とを備える。トランスミッション・ゲート３ｏａはクロ
ック信号φがＨ”のときにオン状態となり、トランスミ
ッション・ゲート３０ｂはクロック信号φが“Ｌ″のと
きにオン状態となる。８カ保持ラツチ３ａはカウンタ７
０ａの出力ビツトＱＯをラッチφ出力し、カウンタ出力
保持ラッチ３ｂは、カウンタ７０ｂの出力ビットＱ′　
１をラッチ・出力し、カウンタ出力保持ラッチ３ｃはカ
ウンタ７０ｃの出力ビットＱ’　　２をラッチ・出力す
る。次に第１図に示すカウンタ装置の動作についてその
動作波形図である第２図を参照して説明する。

まず、カウント入力としてクロック信号φが与えられる
までは、カウンタ７０ａ〜７０ｃの各出力ビットＱ’　
０．　Ｑ’　　１およびＱ’　　２はすべてＬ”である
とする。また、飛越コードとしては予めフリップ・フロ
ップ１ａ〜１ｃそれぞれに所望の値が設定される。いま
、−例として、フリップ・フロップ１ｆｉに“０″、フ
リップ・フロップ１ｂに“１”、およびフリップ・フロ
ップＩＣに１”が記憶されているとする。この状態にお
いては、飛越されるべきカウント値として“１１０”（
２進）が設定される。

カウンタ７０　ａ〜７０ｃの基本的な動作は先に第８図
、第９図および第１θ図を参照して説明した従来のバイ
ナリ・カウンタと同様であり、クロック信号φ、φが入
力されるごとにそのクロック数がカウント・アップされ
る。

カウンタ７０ａ〜７０ｃのカウント値が飛越コード“１
１０”に達するまですなわち、“１０１”までは、Ｅｘ
ＮＯＲゲート２ａ〜２ｃの出力のうち少なくとも１つは
不一致を示す”Ｌ”である。

したがって、ＡＮＤゲート５からも“Ｌ”の信号が８カ
される。これによりＥｘＯＲゲート４はバッファとして
機能し、インバータ８Ｃから伝達された信号をそのまま
インバータ８ｄへ与える。

カウンタ出力保持ラッチ３ａ〜３ｃの各々はクロック信
号φが与えられる（“Ｈ′となる）ごとにカウンタ７０
ａ〜７０ｃの出力ビットＱ”　　Ｏ〜Ｑ’　　２を取込
みかつ出力し、クロック信号Ｔが与えられるごとにその
与えられた出力ビットをラッチする。

いまカウンタ７０ａ〜７０ｃのカウント値が’１１０”
に達した場合を考える。すなわちクロック信号φが６回
与えられた場合を考える。このとき、カウンタ７０ａ〜
７０ｃの出力ビットＱ′２、Ｑ’　　１およびＱ’　　
０が飛越コード“１１０”と同一の値となる。これによ
り、ＥｘＮＯＲゲー）２ａ〜２ｃからは一致を示す“Ｈ
”の出力が発生され、ＡＮＤゲート５へ与えられる。Ａ
ＮＤゲート５は、その３人力がすべて“Ｈ”となり、“
Ｈ”の信号を出力する。ＥｘＯＲゲート４は、その一方
入力に“Ｈ”の信号を与えられるため、インバータとし
て機能し、インバータ５ｃａｌ力を反転する。これによ
り、“Ｌ”レベルにあった出力ビットＱ’　　０が“Ｈ
”となる。

第２段目のカウンタ７０ｂにおいては、この出力ビツト
Ｑ’　　Ｏが“Ｌ”から１Ｈ″に変化したとしてもその
第２段目のラッチ部におけるトランスミッション・ゲー
ト６ｄがオン状態となり、出力データが確定状態となる
だけであり、その出力ビットＱ’　　１は変化せず、し
たがってまた出力ビットＱ′　２も変化しない。これに
よりカウンタ７０ａ〜７０ｃのカウント値″’１１０＠
は即座に“１１１”に変更される。カウンタ出力保持ラ
ッチ３ａ〜３ｃの各々はクロック信号φの“Ｌ″から“
Ｈ”への立上りに応答して出力ビットＱ”　０〜Ｑ’　
　２を取込みａカしている。したがって、このカウンタ
７０ａにおける出力ビットＱ’　　０の変化は何らこの
カウンタ装置の出力ＱＯ−Ｑ２に影響を及ぼすことなく
安定なカウント値がカウンタ装置から８カされる。ここ
でカウンタ装置の出力ＱＯ〜Ｑ２が与えるカウント値は
クロック信号φの立上りに応答して変更されている。一
方、カウンタ７０ａ〜７０ｃの出力ビットはクロック信
号φの立上りよりも半クロック遅れてそのカウント値が
変更されている。

したがって、第２図にみられるように、カウンタ７０ａ
〜７０ｃのカウント値が飛越コードの“１１０”に到達
したとき、このカウンタ装置の出力ビットＱ２〜ＱＯに
はそのカウント値は現われず、“１０１“から“１１１
”へとそのカウント値が変更されており、カウント値”
１０１″は飛越されている。

なお、第１図に示す実施例においては飛越コードは１種
類のみが設定されているが、これは複数個設定すること
も可能である。

第３図はこの発明の他の実施例であるカウンタ装置のカ
ウント値変更部の構成を示す図である。

第３図において、カウント値を変更するために、第１の
飛越コードを記憶するためのフリップ・フロップ１ａ〜
ＩＣと、第２の飛越コードを記憶するためのフリップ・
フロップ１ａ′、１ｂ′、およびｌＣ′　とが設けられ
る。この第１の飛越コードとカウンタ７０ａ〜７０ｃの
出力ビットＱ’　　０〜Ｑ’　　２との一致／不一致を
検出するために、ＥｘＮＯＲゲート２ａ〜２ｃと、Ｅｘ
ＮＯＲゲート２ａ〜２ｃ出力を受けるＡＮＤゲート５と
が設けられる。ＥｘＮＯＲゲー）２ａは出力ビットＱ′
０とフリップ・フロップ１ａの記憶ビットとを比較する
。ＥｘＮＯＲゲート２ｂは出力ビットＱ′１とフリップ
・フロップ１ｂの記憶ビットとを比較する。ＥｘＮＯＲ
ゲート２Ｃは出力ビットＱ′２とフリップ・フロップＩ
Ｃの記憶ビットとを比較する。ＡＮＤゲート５は、Ｅｘ
ＮＯＲゲート２ａ〜２ｃがすべて一致を示しているとき
に飛越コードとカウンタの出力ビットとの一致を示す信
号を発生する。

第２の飛越コードを記憶するために、フリップ・フロッ
プ１ａ′、１ｂ′、およびｌ　ｃ　／が設けられる。こ
の第２の飛越コードと出力ビットＱ′０〜Ｑ’　２との
一致・不一致を検出するために、ＥｘＮＯＲゲー）’２
ａ’　、２ｂ’　、および２ｃ’と、ＡＮＤゲート５′
が設けられる。ＥｘＮＯＲゲート２ａ′は出力ビットＱ
’　　Ｏとフリップ・フロップ１ａ′の記憶ビットとを
比較する。ＥｘＮＯＲゲート２ｂ′は出力ビットＱ’　
　１とフリップ・フロップｌｂ’　の記憶ビットとを比
較する。ＥｘＮＯＲゲート２ｃ’　は出力ビットＱ’　
２とフリップ・フロップｌｃ’　の記憶ビットとを比較
する。

ＡＮＤゲート５′はＥｘＮＯＲゲート２ａ′〜２０′の
出力を受ける。

カウンタの出力ビットＱ’　　０〜Ｑ’　２が第１およ
び第２の飛越コードのいずれかと一致していることを示
すためにＯＲゲート１５が設けられる。

ＯＲゲート１５の出力はＥｘＯＲゲート４の一方入力へ
与えられる。このＯＲゲート１５は、ＡＮＤゲート５お
よび５′のいずれか一方が一致を示しているときに、一
致を示す信号を発生する。

したがって第３図に示すカウント値変更部の構成を用い
れば、カウンタ装置として、２種類のカウント値を飛越
してカウントを実行する構成を得ることができる。この
構成をさらに並列に拡張すれば、任意の数の飛越コード
を設定することができ、複数個のカウント値を飛越した
カウント動作を行なうカウンタ装置が得られる。

また、上記実施例においてはカウンタ装置は飛越コード
と一致するカウント値のみを飛越してカウントしている
が、これは飛越コードから複数ビット飛越す構成とする
ことも可能である。

第４図はこの発明のさらに他の実施例であるカウンタ装
置の構成を概略的に示す図であり、第１図に示すカウン
タ装置と対応する部分には同一の参照番号が付されてい
る。第４図において、このカウンタ装置はカウンタ７０
ａ〜７０ｃの各々の第２段目のラッチ部におけるインバ
ータ８ｃと８ｄとの間に設けられたＥｘＯＲゲート４ａ
、４ｂおよび４ｃを含む。

このカウンタ装置はさらに、飛越コードから飛越される
べきビット数を規定する飛越ビット規定信号ＳＩ　（０
）、Ｓｌ　（１）および５Ｉ（２）に応答して所定ビッ
ト数カウンタのカウント値を飛越させる飛越ビット数制
御回路２０を含む。この飛越ビット数制御回路２０はＡ
ＮＤゲート５からの一致検出信号に応答して起動され、
この飛越ビット数規定信号８１（０）〜５Ｉ（２）に応
答してＥｘＯＲゲート４ａ〜４ｃの選択された組へ“Ｈ
”の信号を与える。まずこの第４図に示すカウンタ装置
の飛越動作について第５図を参照して簡単に説明する。

ここで第５図は、ＥｘＯＲゲー）４ａ〜４ｃのうちのい
ずれか１つにのみＨ”を与える際の動作を説明するため
の図である。また、第５図においては、カウンタが４段
縦続接続されている場合が一例として示されている。

まずノード■のみに“Ｈ”が与えられる場合（第５図（
ａ）参照）　、ＥｘＯＲゲー）４ａのみがインバータと
して機能し、前述のごとく飛越コードのみを飛越すカウ
ント動作が行なわれる。すなわちノード■にのみ“Ｈ”
が与えられた場合、１ビツトの飛越動作が行なわれる。

第５図（ｂ）に示すようにノード■にのみ“Ｈ”が与え
られた場合には、Ｅ　ｘ　ＯＲゲート４ｂがインバータ
として機能し、第２ビツトの反転が行なわれ、この反転
によりキャリーが生じた場合第３ビツトの反転も同様に
行なわれる。すなわち、たとえばカウンタが４ビツト構
成の場合、カウンタのカウント値が′″１１０１”に達
したとき、その第２ビツトの“０”が反転され“１″と
なりカウンタのカウント値は“１１１１”となる。この
場合、＝１１ｏ１″および“１１１０”がジャンプされ
たことになり２ビツトの飛越カウント動作が実現される
。また、第２ビツトが“１”の場合第２ビツトは“１”
から“θ″に変更されるが、その場合第３ビツトの値が
それに応じて“１”だけ増分される。したがっていずれ
の場合においても２ビツトの飛越カウント動作が実現さ
れる。

第５図（Ｃ）に示すようにノード■のみが“Ｈ”の場合
、この場合第３ビツトに対するＥｘＯＲゲート４ｃがイ
ンバータとして機能し、インバータ８ｃ出力を反転する
。この場合第３ビツトに１”が付は加えられたことにな
り、４ビツトの飛越カウント動作が行なわれる。すなわ
ち、たとえばカウンタのカウント値が“０１１０１”と
なって飛越、コードと一致した場合この第３ビツトの′
１″が“０″に反転される。この第３ビツトにおける“
１″から“０″の変化により第４ビツトへキャリーが伝
達されることになり、第４ビツトの値１１”も“０”に
変化し、さらにこの第４ビツトよりキャリーが生じ第５
ビツトの“０”が“１”へ変化する。この場合、“０１
１０１”から１ｏ　ｏ　ｏ　ｏ”のカウント値が飛越さ
れたことになり、１０進数で４カウント値の飛越が実現
されている。

さらに第４段目のＥｘＮＯＲゲート（これは第４図には
示さず）に対する入力ノード■のみがＨ”の場合、第４
桁のビット値が反転され、その際のキャリーが次段へ伝
達されるため、２の３乗の飛越カウント動作が行なわれ
る。すなわち第５図（ｄ）に示すように１０１１０１”
に飛越コードが設定されている場合、そのコードから次
に出力されるカウント値は“１１０１０１”となり、１
０進数で８飛越力ウント動作が実現されている。上述の
ように１個のＥｘＯＲゲートのみをインバータとして機
能させる場合、２の０乗、２の１乗、２０２乗、２０３
乗等の飛越カウント動作を実現することができる。

さらに、このＥｘＯＲゲー）４ａ〜４Ｃの複数個を選択
的にインバータとして機能させれば所望の飛越ビット数
を実現することができる。その際の飛越ビット数は飛越
ビット数規定信号８１（０）、５Ｉ（１）および５ｌ（
２）により設定される。

この飛越ビット数制御回路２０の具体的構成の一例を第
６図に示す。

第６図を参照して飛越ビット数制御回路２０は、ＡＮＤ
ゲート２０１，２０２および２０３と遅延回路２１１お
よび２１２を備える。遅延回路２１１および２１２はそ
れぞれ２段の縦続接続されたインバータから構成される
。

ＡＮＤゲート２０１はその一方入力に飛越ビット数規定
信号の最上位ビット５ｌ（２）を受け、その他方入力に
ＡＮＤゲート５からの一致検出信号を受ける。ＡＮＤゲ
ート２０１出力はノード■を介してＥｘＯＲゲーｈ４ｃ
の一方入力に与えられる。

ＡＮＤゲート２０２は、その一方式力に飛越ビット数規
定信号の第２ピツ）ＳＩ（１）を受け、その他方入力に
遅延回路２１１により遅延されたＡＮＤゲート５からの
一致検出信号を受ける。ＡＮＤゲート２０２の出力はノ
ード■を介してＥｘＯＲゲート４ｂの一方入力へ与えら
れる。

ＡＮＤゲート２０３は、その一方式力に飛越ビット数規
定信号の最下位ビット５Ｉ（０）を受け、その他方入力
に遅延回路２１２を介してＡＮＤゲート５からの一致検
出出力を受ける。ＡＮＤゲート２０３の出力はノード■
を介してＥｘＯＲゲートの一方入力へ与えられる。

第７図は飛越ビット数規定信号５Ｉ（０）〜Ｓ■　（２
）と飛越ビット数との関係を一覧にして示す図である。

第７図においては飛越ビット数は１０進数で表わされて
いる。すなわち、所望の飛越ビット数を２進形態で表示
することにより飛越ビット数規定信号５ｌ（０）〜５Ｉ
（２）が得られる。飛越ビット数が１．　２および４の
際の動作については先に第５図を参照して説明したので
、残りの飛越ビット数についてその動作を説明する。

いま飛越ビット数として３が設定され、信号５Ｉ（２）
が０、信号５ｌ（１）および５Ｉ（０）がともに“１”
の場合を考える。フリップ・フロツブ１８〜ＩＣに設定
された飛越コードとカウンタ７０ａ〜７０ｃのカウント
値とが一致した場合、ＡＮＤゲート２０２および２０３
が付勢され、ノード■および■がこの順に“Ｈ″に立上
る。この場合、まず第２段目のカウンタ７０ｂにおける
ＥｘＯＲゲー）４ｂがインバータとして機能し、カウン
タ７０ａ〜７０ｃのカウント値を２ビツト飛越した動作
を実現する。次いでカウンタ７０ａのＥｘＯＲゲート４
ａがインバータとして機能し、１ビツトの飛越動作が実
現される。これにより、合計３ビツトの飛越動作が実現
される。ここで、まず初段のカウンタにおける飛越動作
よりも先に上位のカウンタに飛越動作を実現しているの
は、上位側のカウント動作におけるカウントアツプを行
ないその出力が確定した後下位のカウンタにおける飛越
動作を行ない、確実に所望のビット数だけカウント値の
飛越を実現するためである。このカウンタにおける順次
飛越動作の実現は、遅延回路２１１および２１２により
実現される。

次に飛越ビット数規定信号５Ｉ（０）〜５Ｉ（２）が“
１０１″の場合の動作について説明する。この場合、カ
ウンタ７０ａ〜７０ｃのカウント値が飛越コードと一致
した場合、まずＡＮＤゲート２０１の出力が“Ｈ”へ立
上り、ノード■を介してＥｘＯＲゲート４Ｃをインバー
タ動作させる。これにより、まず第３段目のカウンタ７
０ｃにおいて４ビツトのカウントアツプ動作が実現され
る。この４ビツトの飛越カウント動作が完了した後、Ａ
ＮＤゲート２０３の出力が“Ｈ”に立上り、ノード■を
介してＥｘＯＲゲート４ａをインバータ動作させる。こ
れにより、１ビツトの飛越動作が実現される。この結果
、合計５ビツトの飛越動作が実現される。

飛越ビット数規定信号５ｌ（０）〜５Ｉ（２）がすべて
“１”の場合の動作について説明する。

この場合、予め設定された飛越コードとカウンタ７０ａ
〜７０ｃのカウント値とが一致した場合、ＡＮＤゲート
５からの一致検出信号に応答してまずＡＮＤゲート２０
１の出力が“Ｈ”に立上る。

これにより、第３段目のカウンタ７０ｃにおいて４ビツ
トの飛越動作が実現される。この第３段目のカウンタ７
０ｃにおける飛越動作の完了後、次いでＡＮＤゲート２
０２の出力が“Ｈ”に立上り、第２段目のカウンタ７０
ｂにおいて２ビツトの飛越動作が実現される。この第２
段目のカウンタ７０ｂにおける飛越動作の完了後ＡＮＤ
ゲート２０３出力が“Ｈ”に立上り、カウンタ７０ａに
おいて１ビツトの飛越動作が実行される。これにより、
合計７ビツトの飛越動作が実現される。

なお、この第４図に示す構成においては、所望の飛越ビ
ット数を実現することができるか、上位ビットの飛越動
作が実現された後に下位のカウンタにおける飛越動作を
実現する場合、上位ビットに対するＥｘＮＯＲゲートの
出力が不一致を示してしまう可能性も考えられる。この
ような飛越動作中にＡＮＤゲート５８力が不一致を示す
状態になることを防止し、確実に所望の飛越動作を実現
するためには、ＡＮＤゲート５８力と飛越ビット数制御
回路２０の間に、この遅延回路２１１および２１２が与
える遅延時間以上の時間ＡＮＤゲー１カをラッチするラ
ッチ回路を設けておけば良い。このようなラッチとして
は、クロック信号φの立下りに応答してＡＮＤゲートを
ラッチするとともに出力し、かつ遅延回路２１１および
２１２が与える遅延時間経過後その８カがリセットされ
るようなたとえばＤ型フリップ・フロップを用いること
ができる。Ｄ型フリップ・フロップによる構成において
は、たとえばそのＤ入力にＡＮＤゲート５出力を受け、
そのクロック入力にクロック信号φの反転信号を受け、
そのＱ出力を飛越ビット数制御回路２０の各ＡＮＤゲー
ト２０１〜２０３へ伝達するとともに、その出力を所定
の遅延時間を有する遅延回路を介してリセット回路へ結
合する回路構成により所望の機能を有するラッチ回路を
実現することができる。

なお、上記実施例においては、カウンタ装置における飛
越動作時におけるカウント出力値が不安定となることを
防止するためにカウンタ出力保持ラッチ３ａ、３ｂおよ
び３ｃが設けられている。

しかしながら、このカウンタ出力保持ラッチ３ａ〜３ｃ
は、その出力不安定状態が極わずかの時間であり、用い
られる用途においてそれほど悪影響を及ぼさない場合に
は特に設ける必要はない。

さらに、上記実施例においては、飛越コード記憶保持手
段としてフリップ・フロップを設けている。しかしなが
ら、このカウンタ装置において、フリップ・フロップを
用いることなく、外部から所望の飛越コードをカウンタ
装置へ直接与える構成としても上記実施例と同様の効果
を得ることができる。

さらに、飛越ビット数制御回路２０へ与えられる飛越ビ
ット数規定信号５ｌ（０）〜５ｌ（２）についても同様
に、フリップ・フロップ等の記憶保持手段を用いてそこ
に記憶する構成としてもよく、また外部から直接印加す
る構成としてもよい。

さらに、上記実施例においては、カウンタの出力ビット
と飛越コードとの比較手段としてＥｘＮＯＲゲートおよ
びＡＮＤゲートを用い、カウント値の飛越を実現するた
めにＥｘＯＲゲートを用いているが、これは所望の論理
を実現する構成であればいずれの論理ゲートを用いても
上記実施例と同様の効果を得ることができる。

さらに、カウンタとしては非同期型のバイナリ・カウン
タを用いているが、このカウンタとしてはバイナリ・カ
ウンタでなく、３進、８進等のカウンタであっても、リ
ップルキャリー型のカウンタ装置であれば上記実施例と
同様の効果を得ることができる。

さらに、カウンタ出力保持ラッチ３ａ〜３Ｃの回路構成
は第４図および第８図に示す構成に限定されず、クロッ
ク信号φに応答して与えられた出力ビットをラッチしか
つ出力する構成であれば上記実施例と同様の効果を得る
ことができる。

［発明の効果コ 以上のようにこの発明によれば、カウンタのカウント値
が所望の値に一致したときにカウンタのカウント値を所
望の値だけ修正するように構成したので、任意の範囲の
カウント値を飛越してカウントすることのできるカウン
タ装置を得ることができる。

特に、制御対象がカウンタのカウント値に従ってシーケ
ンシャルに駆動させられるシステムにおいてこの発明の
カウント装置を適用すれば、制御装置の変更を伴うこと
なく制御シーケンスを容易に修正することのできる制御
装置を実現することができ、柔軟なシーケンス制御シス
テムを構築することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例であるカウンタ装置の構成
を示す図である。 第２図は第１図に示すカウンタ装置の動作を示す波形図
である。 第３図はこの発明の他の実施例のカウンタ装置の要部の
構成を示す図である。 第４図はこの発明のさらに他の実施例であるカウンタ装
置の構成を示す図である。 第５図は第４図に示すカウンタ装置の動作を説明するた
めの図である。 第６図は第４図に示す飛越ビット数制御回路の構成の一
例を示す図である。 第７図は第６図に示す飛越ビット数規定信号と飛越ビッ
ト数との関係を一覧にして示す図である。 第８図は従来のバイナリ・カウンタの構成の一例を示す
図である。 第９図は第８図に示すバイナリ・カウンタを複数段縦続
して得られるカウンタ装置の構成を示す図である。 第１０図は第８図および第９図に示すカウンタ装置の動
作を示す波形図である。 図において、ｌａ、ｌｂ、ｌｃ、ｌａ’　、１ｂＩＣ′
はフリップ・フロップ、２ａ、２ｂ。 ２ｃ、２ａ’　、２ｂ’　、　２ｃ’はＥｘＮＯＲゲー
ト、３　ａ、３　ｂ、　　３　ｃはカウンタ出力保持ラ
ッチ、４　４ａ、４ｂ、４ｃはＥｘＯＲゲート、５はＡ
ＮＤゲート、６ａ、６ｂ、６ｃ、６ｄはトランスミッシ
ョン・ゲート、８ａ、８ｂ、８ｃ、８ｄはインバータ、
２０は飛越ビット数制御回路、７０ａ、７０ｂ、７０ｃ
は１ビツト・バイナリ・カウンタである。 なお、図中、同一符号は同一または相当部分を示す。 （はか２名） Ｑ　　−〇　　− 〇　′。 、、〜　　０ −　　　〜 島３記 イン＼゛′−ア８ｄへ ％６図 吾ｇひリリ＼しし”ット宝ｔＬ春Ｉｊ匍ＩＩ：９Ｋ　　
２０爲７図 島５図 ノード　○めみノード” カラ；ドア・／７９ Ｔｂ） ノーＦ ■／ｌ赫”Ｈ″ ＴＣ） ／−ド■のみｉ”Ｈ” ４参酌（９嗜１′） 爲８図 ′８ ６１δ　　８ ♂ ０　　５　　　、　　　　’ＯΦ　　←　　■　　：＋
＋＋＋＋＋＋−

Claims (1)

1. 【特許請求の範囲】 クロック信号をカウントするカウント手段、前記カウン
   ト手段のカウント値を予め設定されたカウント値と比較
   する比較手段、および 前記比較手段からの一致検出信号に応答して、前記カウ
   ント手段のカウント値を予め定められたカウント値だけ
   前記カウント手段のカウント方向と同一方向に変更する
   変更手段を備える、カウンタ装置。