JPH0438019B2 - - Google Patents
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- JPH0438019B2 JPH0438019B2 JP59134189A JP13418984A JPH0438019B2 JP H0438019 B2 JPH0438019 B2 JP H0438019B2 JP 59134189 A JP59134189 A JP 59134189A JP 13418984 A JP13418984 A JP 13418984A JP H0438019 B2 JPH0438019 B2 JP H0438019B2
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- Japan
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- adder
- output
- register
- input
- synchronization
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/548—Trigonometric functions; Co-ordinate transformations
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Optimization (AREA)
- Mathematical Analysis (AREA)
- Computational Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Digital Computer Display Output (AREA)
- Studio Circuits (AREA)
- Complex Calculations (AREA)
- Image Processing (AREA)
Description
【発明の詳細な説明】
≪産業上の利用分野≫
本発明は画像処理装置におて、画像の拡大、縮
小、回転などを実現する際に用いられる座標変換
回路の改良に関するものである。
小、回転などを実現する際に用いられる座標変換
回路の改良に関するものである。
≪従来の技術≫
画像処理装置において、画像の拡大、縮小、回
転などを実現するためには、例えばアフイン変換
などにより、座標変換を行つて、変換されたアド
レスにより画像メモリを読出す必要がある。座標
（x1＋y1）から座標（x2，y2）へのアフイン変換
は次式で表される。
転などを実現するためには、例えばアフイン変換
などにより、座標変換を行つて、変換されたアド
レスにより画像メモリを読出す必要がある。座標
（x1＋y1）から座標（x2，y2）へのアフイン変換
は次式で表される。
x2＝ax1＋by1＋ｃ
y2＝dx1＋ey1＋ｆ…… (1)
第２図はラスタ・スキヤン型画像装置に対して
リアルタイムでアフイン変換を行うための従来の
ハードウエアによる座標変換回路を示す。ａレジ
スタ１，ｃ／レジスタ２，ｂレジスタ３にはあら
かじめ制御用コンピユータなどから、それぞれ係
数ａ，ｃ／ｂ，ｂのデータ入力（以下ａ，ｃ／
ｂ，ｂと呼ぶ）が入力保持されている。ｘカウン
タ４の内容はラスタ・スキヤンのｘクロツクごと
にその値を増加しｘ座標を出力する。係数乗算器
５は前記ａレジスタ１からの出力ａと前記ｘカウ
ンタ４からの出力との乗算を行い、ａ・ｘを出力
する。ｙカウンタ６は前記ｃ／ｂレジスタ２から
の出力ｃ／ｂをｙ同期信号（１パルス／１画像）
のタイミングでロードした後、ｘ同期信号により
ラスタ・スキヤンの１行ごとに＋１加算されてゆ
くので出力はｙ＋ｃ／ｂとなる。係数乗算器７は
前記ｂレジスタ３からの出力ｂと前記ｙカウンタ
６からの出力ｙ＋ｃ／ｂとの間で乗算を行いｂ・
ｙ＋ｃを出力する。加算器８は前記係数乗算器５
からの出力ａ・ｘと前記係数乗算器７の出力ｂ・
ｙ＋ｃとを加算し、アフイン変換出力ａ・ｘ＋
ｂ・ｙ＋ｃを出力する。
リアルタイムでアフイン変換を行うための従来の
ハードウエアによる座標変換回路を示す。ａレジ
スタ１，ｃ／レジスタ２，ｂレジスタ３にはあら
かじめ制御用コンピユータなどから、それぞれ係
数ａ，ｃ／ｂ，ｂのデータ入力（以下ａ，ｃ／
ｂ，ｂと呼ぶ）が入力保持されている。ｘカウン
タ４の内容はラスタ・スキヤンのｘクロツクごと
にその値を増加しｘ座標を出力する。係数乗算器
５は前記ａレジスタ１からの出力ａと前記ｘカウ
ンタ４からの出力との乗算を行い、ａ・ｘを出力
する。ｙカウンタ６は前記ｃ／ｂレジスタ２から
の出力ｃ／ｂをｙ同期信号（１パルス／１画像）
のタイミングでロードした後、ｘ同期信号により
ラスタ・スキヤンの１行ごとに＋１加算されてゆ
くので出力はｙ＋ｃ／ｂとなる。係数乗算器７は
前記ｂレジスタ３からの出力ｂと前記ｙカウンタ
６からの出力ｙ＋ｃ／ｂとの間で乗算を行いｂ・
ｙ＋ｃを出力する。加算器８は前記係数乗算器５
からの出力ａ・ｘと前記係数乗算器７の出力ｂ・
ｙ＋ｃとを加算し、アフイン変換出力ａ・ｘ＋
ｂ・ｙ＋ｃを出力する。
この様な構成の座標変換回路によれば、リアル
タイムの座標変換が可能であるが、構成が複雑か
つ高価な高速乗算器を用いるなど、ハードウエア
が大がかりになる欠点がある。
タイムの座標変換が可能であるが、構成が複雑か
つ高価な高速乗算器を用いるなど、ハードウエア
が大がかりになる欠点がある。
上記の座標変換回路を改良したものに特願昭58
−74635号（特開昭59−200373号）の座標変換回
路があるが、出力レジスタの２組必要とするなど
回路構成が十分に単純とはいえない面があつた。
−74635号（特開昭59−200373号）の座標変換回
路があるが、出力レジスタの２組必要とするなど
回路構成が十分に単純とはいえない面があつた。
≪発明が解決しようとする問題点≫
本発明は上記の問題点を解決するためになされ
たもので、「少ないハードウエアおよび単純な制
御ロジツクでリアルタイムのアフイン変換が可能
な座標変換回路を実現することを目的としてい
る。
たもので、「少ないハードウエアおよび単純な制
御ロジツクでリアルタイムのアフイン変換が可能
な座標変換回路を実現することを目的としてい
る。
≪問題点を解決するための手段≫
本発明の第１の発明の座標変換回路はラスタ・
スキヤン型画像処理装置からのｘ，ｙ同期信号に
対応して係数ａ，ｂ，ｃ，ｘ同期信号の周期およ
び信号幅によつて決まる３種のデータ入力の１つ
を選択する選択手段と、この選択手段からの出力
のその一方の入力とし画素クロツクと同期して出
力する２入力の加算器と、この加算器からの出力
を保持し１画素クロツク遅れてその出力が前記加
算器の他方の入力となるレジスタとを備え、画像
走査位置のｘ，ｙ座標に対応して前記レジスタか
らax＋by＋ｃを出力することを特徴とする。
スキヤン型画像処理装置からのｘ，ｙ同期信号に
対応して係数ａ，ｂ，ｃ，ｘ同期信号の周期およ
び信号幅によつて決まる３種のデータ入力の１つ
を選択する選択手段と、この選択手段からの出力
のその一方の入力とし画素クロツクと同期して出
力する２入力の加算器と、この加算器からの出力
を保持し１画素クロツク遅れてその出力が前記加
算器の他方の入力となるレジスタとを備え、画像
走査位置のｘ，ｙ座標に対応して前記レジスタか
らax＋by＋ｃを出力することを特徴とする。
本発明の第２の発明の座標変換回路はラスタ・
スキヤン型画像処理装置からの同期信号に対応し
て係数ａ，ｂ，ｃ，ｄ，ｘ同期信号の周期および
信号幅によつて決まる４種のデータ入力の１つを
選択する選択手段と、この選択手段からの出力を
その一方の入力とし画素クロツクと同期して出力
する２入力の加算器と、この加算器からの出力を
保持し１画素クロツク遅れてその出力が前記加算
器の他方の入力となるレジスタとを備え、係数ｄ
を係数ｃに対しｙ方向１ライン分のずれを考慮し
た値とし、画像走査位置のｘ，ｙ座標に対応し
て、前記レジスタから、偶数フイールドではax
＋by＋ｃを出力し奇数フイールドではax＋by＋
ｄを出力することを特徴とする。
スキヤン型画像処理装置からの同期信号に対応し
て係数ａ，ｂ，ｃ，ｄ，ｘ同期信号の周期および
信号幅によつて決まる４種のデータ入力の１つを
選択する選択手段と、この選択手段からの出力を
その一方の入力とし画素クロツクと同期して出力
する２入力の加算器と、この加算器からの出力を
保持し１画素クロツク遅れてその出力が前記加算
器の他方の入力となるレジスタとを備え、係数ｄ
を係数ｃに対しｙ方向１ライン分のずれを考慮し
た値とし、画像走査位置のｘ，ｙ座標に対応し
て、前記レジスタから、偶数フイールドではax
＋by＋ｃを出力し奇数フイールドではax＋by＋
ｄを出力することを特徴とする。
≪作用≫
本発明の第１の発明の座標変換回路では画像走
査位置のｘ，ｙ座標に対応して、レジスタから
ax＋by＋ｃを出力することができる。
査位置のｘ，ｙ座標に対応して、レジスタから
ax＋by＋ｃを出力することができる。
本発明の第２の発明の座標変換回路では画像走
査位置のｘ，ｙ座標に対応して、レジスタから、
偶数フイールドではax＋by＋ｃを出力し奇数フ
イールドではax＋by＋ｄを出力することにより
インターレース・モードの画像走査にも対応する
ことができる。
査位置のｘ，ｙ座標に対応して、レジスタから、
偶数フイールドではax＋by＋ｃを出力し奇数フ
イールドではax＋by＋ｄを出力することにより
インターレース・モードの画像走査にも対応する
ことができる。
≪実施例≫
以下本発明を図面を用いて詳しく説明する。
第１図は本発明に係わる座標変換回路の一実施
例を示す構成ブロツク図である。１１，１２，１
３は制御用コンピユータなどから係数ａ，ｂ，ｃ
に関連するデータ入力ａ，b′，c′を入力し保持す
る、３ステート出力のそれぞれａ，b′，c′係数レ
ジスタで選択手段を構成するもの、１４はこの係
数レジスタ１１，１２，１３のうちいずれか１つ
を一方の入力とする加算器、１５はこの加算器１
４の出力を保持しその出力を前記加算器１４の他
方の入力とする３ステート出力のＦレジスタ、１
６はラスタ・スキヤン型画像装置からの同期信号
であるｘ，ｙ同期信号および画素クロツクを入力
し、前記係数レジスタ１１，１２，１３間のレジ
スタ選択、前記加算器１４および前記Ｆレジスタ
１５の出力制御などを行う制御回路、１７は前記
加算器１４の他方の入力に接続されるプル・アツ
プ抵抗である。
例を示す構成ブロツク図である。１１，１２，１
３は制御用コンピユータなどから係数ａ，ｂ，ｃ
に関連するデータ入力ａ，b′，c′を入力し保持す
る、３ステート出力のそれぞれａ，b′，c′係数レ
ジスタで選択手段を構成するもの、１４はこの係
数レジスタ１１，１２，１３のうちいずれか１つ
を一方の入力とする加算器、１５はこの加算器１
４の出力を保持しその出力を前記加算器１４の他
方の入力とする３ステート出力のＦレジスタ、１
６はラスタ・スキヤン型画像装置からの同期信号
であるｘ，ｙ同期信号および画素クロツクを入力
し、前記係数レジスタ１１，１２，１３間のレジ
スタ選択、前記加算器１４および前記Ｆレジスタ
１５の出力制御などを行う制御回路、１７は前記
加算器１４の他方の入力に接続されるプル・アツ
プ抵抗である。
第３図は上記のような構成の座標変換回路の各
部の動作をｘ方向６画数、ｘ同期幅４画素クロツ
クの場合について示したタイム・チヤートであ
る。ラスタ・スキヤンにおいて画素クロツクハに
対応して画素がｘ方向にスキヤンされ、１行スキ
ヤンするごとにｘ同期信号パルスロが発生し、１
画像スキヤンし終わるごとにｙ同期信号パルスイ
発生する。
部の動作をｘ方向６画数、ｘ同期幅４画素クロツ
クの場合について示したタイム・チヤートであ
る。ラスタ・スキヤンにおいて画素クロツクハに
対応して画素がｘ方向にスキヤンされ、１行スキ
ヤンするごとにｘ同期信号パルスロが発生し、１
画像スキヤンし終わるごとにｙ同期信号パルスイ
発生する。
係数レジスタ１１，１２，１３には、制御用コ
ンピユータなどからそれぞれ係数ａ，b′，c′を入
力、保持する。ただしb′＝ｂ−ha，c′＝ｃ−ga−
b′。ここでｈ＝ｘ周期−１（画素クロツク），ｇ＝
ｘ同期幅−１（画素クロツク）で、第３図の場合
ｘ周期＝10（画素クロツク），ｘ同期幅＝４（画素
クロツク）なのでｈ＝９，ｇ＝３となる。
ンピユータなどからそれぞれ係数ａ，b′，c′を入
力、保持する。ただしb′＝ｂ−ha，c′＝ｃ−ga−
b′。ここでｈ＝ｘ周期−１（画素クロツク），ｇ＝
ｘ同期幅−１（画素クロツク）で、第３図の場合
ｘ周期＝10（画素クロツク），ｘ同期幅＝４（画素
クロツク）なのでｈ＝９，ｇ＝３となる。
ｙ同期信号がＬのとき、制御回路１６からのレ
ジスタ選択信号により加算器１４ののＡ入力には
c′レジスタ１３が選択される（第３図ニ）。Ｆレ
ジスタ１５の出力はデイスエーブル（非接続）と
なる（第３図ト）ので、プル・アツプ抵抗１７に
より加算器１４のＢ入力は総べてＨとなる（第３
図ホ）。かつキヤリ入力coがＨとなるので加算器
１４の出力はＦ＝c′となる（第３図ヘ）。Ｆレジ
スタ１５にはc′の値が保持される（第３図ヘ）。
ジスタ選択信号により加算器１４ののＡ入力には
c′レジスタ１３が選択される（第３図ニ）。Ｆレ
ジスタ１５の出力はデイスエーブル（非接続）と
なる（第３図ト）ので、プル・アツプ抵抗１７に
より加算器１４のＢ入力は総べてＨとなる（第３
図ホ）。かつキヤリ入力coがＨとなるので加算器
１４の出力はＦ＝c′となる（第３図ヘ）。Ｆレジ
スタ１５にはc′の値が保持される（第３図ヘ）。
次にｙ同期信号がＨ，ｘ同期信号がＬとなつた
とき、ｘ同期信号の同期幅における最初の画素ク
ロツク（周期ｔ）から最後より１クロツク前の時
点までは加算器１４のＡ入力にはａレジスタ１１
が選択され、Ｆレジスタ１５は出力イネーブル、
加算器１４のキヤリ入力はＬとなり、加算器１４
の出力はＦ＝c′＋〓ａとなる。
とき、ｘ同期信号の同期幅における最初の画素ク
ロツク（周期ｔ）から最後より１クロツク前の時
点までは加算器１４のＡ入力にはａレジスタ１１
が選択され、Ｆレジスタ１５は出力イネーブル、
加算器１４のキヤリ入力はＬとなり、加算器１４
の出力はＦ＝c′＋〓ａとなる。
次にｘ同期信号の同期幅における最後のクロツ
クの時点で、加算器１４のＡ入力にはb′レジスタ
１２が選択される。加算器１４の出力はＦ＝b′＋
c′＋ga＝ｃとなり、この結果次のクロツクでＦレ
ジスタ１５には係数ｃが保持される。
クの時点で、加算器１４のＡ入力にはb′レジスタ
１２が選択される。加算器１４の出力はＦ＝b′＋
c′＋ga＝ｃとなり、この結果次のクロツクでＦレ
ジスタ１５には係数ｃが保持される。
次にｘ同期信号がＨとなつたとき、加算器１４
の入力にはａレジスタ１１が選択され、Ｆ＝ｃ＋
〓ａとなる。加算器１４の出力Ｆは１クロツク遅
れてＦレジスタ１５から出力される。
の入力にはａレジスタ１１が選択され、Ｆ＝ｃ＋
〓ａとなる。加算器１４の出力Ｆは１クロツク遅
れてＦレジスタ１５から出力される。
次にｘ同期信号がＬとなつたときも、加算器１
４のＡ入力にはａレジスタ１１が選択されａが順
に加算されるが、最後のクロツクの時点でａ入力
としてb′びレジスタ１２が選択される。この時加
算出力はＦ＝ｃ＋ha＋b′＝ｂ＋ｃとなり、次のク
ロツクでＦレジスタ１５にはｂ＋ｃが保持され
る。
４のＡ入力にはａレジスタ１１が選択されａが順
に加算されるが、最後のクロツクの時点でａ入力
としてb′びレジスタ１２が選択される。この時加
算出力はＦ＝ｃ＋ha＋b′＝ｂ＋ｃとなり、次のク
ロツクでＦレジスタ１５にはｂ＋ｃが保持され
る。
以下同様に加算が繰返され、ｙ同期信号とｘ同
期信号が共にＨの時すなわち実際に画像メモリへ
アクセスする時には、１クロツクごとにａが加算
され、１ラインごとにｂが加算された値がＦレジ
スタ１５より出力される。すなわち、画像走査位
置のｘ，ｙ座標に対応するＦレジスタ１５の出力
はax＋by＋ｃとなる。
期信号が共にＨの時すなわち実際に画像メモリへ
アクセスする時には、１クロツクごとにａが加算
され、１ラインごとにｂが加算された値がＦレジ
スタ１５より出力される。すなわち、画像走査位
置のｘ，ｙ座標に対応するＦレジスタ１５の出力
はax＋by＋ｃとなる。
上記のような構成の座標変換回路によれば、出
力レジスタが１個になるなど構成が簡単となり、
コントロール・ロジツクも簡単となる。
力レジスタが１個になるなど構成が簡単となり、
コントロール・ロジツクも簡単となる。
なお上記の実施例では加算器１４のＡ入力選択
手段として３ステート素子のレジスタを用いてい
るが、これに限らずマルチプレクサや、オープン
コレクタ素子を用いたワイヤードOR等も同様に
使用できる。
手段として３ステート素子のレジスタを用いてい
るが、これに限らずマルチプレクサや、オープン
コレクタ素子を用いたワイヤードOR等も同様に
使用できる。
また加算器の代りにALU（算術論理演算回路）
を用いてもよい。この場合、Ｆレジスタに係数
c′を保持する時点（ｙ同期信号がＬのの時）では
ALUの関数をＦ＝Ａに、それ以外の時点ではＦ
＝Ａ＋Ｂに設定すればよい。このような構成を用
いると、プルアツプ抵抗１７は不要となり、Ｆレ
ジスタ１５も３ステート出力の必要がなくなる。
を用いてもよい。この場合、Ｆレジスタに係数
c′を保持する時点（ｙ同期信号がＬのの時）では
ALUの関数をＦ＝Ａに、それ以外の時点ではＦ
＝Ａ＋Ｂに設定すればよい。このような構成を用
いると、プルアツプ抵抗１７は不要となり、Ｆレ
ジスタ１５も３ステート出力の必要がなくなる。
第４図は本発明に係る座標変換回路の第２の実
施例でインターレース・モードの走査画像を処理
できるものを示す構成ブロツク図である。第１図
と同一の部分については同じ符号を付して説明を
省略する。１８は選択手段の１つで、制御用コン
ピユータなどから入力データd′＝ｄ−ga−b′が与
えられるd′レジスタ、１９は（インターレース・
モードの）ラスタ・スキヤン型画像装置からの同
期信号であるｘ，ｙ同期信号および画素クロツク
に加えて偶奇フイールド信号を入力するようにし
た制御回路である。本回路の基本動作は第１図の
実施例と同様であるが、インターレース・モード
でフイールドの切換に対応してc′レジスタとd′レ
ジスタ（いずれもオフセツト係数用レジスタ）を
交互に使用する点が異なる。すなわち、画面の走
査において偶数番目の走査線のみが処理される偶
数フイールドでは、偶数フイールド信号により
c′レジスタが選択されてＦレジスタ１５の出力は
ax＋by＋ｃとなる。奇数番目の走査線のみが処
理される奇数フイールドでは、同様にd′レジスタ
が選択されてＦレジスタ１５の出力はax＋by＋
ｄとなる。ここで係数ｄはｙ方向１ライン分のず
れを考慮した値とする。このような構成の座標変
換回路を用いることにより、インターレース・モ
ードの画像走査においても座標変換を行うことが
可能となる。
施例でインターレース・モードの走査画像を処理
できるものを示す構成ブロツク図である。第１図
と同一の部分については同じ符号を付して説明を
省略する。１８は選択手段の１つで、制御用コン
ピユータなどから入力データd′＝ｄ−ga−b′が与
えられるd′レジスタ、１９は（インターレース・
モードの）ラスタ・スキヤン型画像装置からの同
期信号であるｘ，ｙ同期信号および画素クロツク
に加えて偶奇フイールド信号を入力するようにし
た制御回路である。本回路の基本動作は第１図の
実施例と同様であるが、インターレース・モード
でフイールドの切換に対応してc′レジスタとd′レ
ジスタ（いずれもオフセツト係数用レジスタ）を
交互に使用する点が異なる。すなわち、画面の走
査において偶数番目の走査線のみが処理される偶
数フイールドでは、偶数フイールド信号により
c′レジスタが選択されてＦレジスタ１５の出力は
ax＋by＋ｃとなる。奇数番目の走査線のみが処
理される奇数フイールドでは、同様にd′レジスタ
が選択されてＦレジスタ１５の出力はax＋by＋
ｄとなる。ここで係数ｄはｙ方向１ライン分のず
れを考慮した値とする。このような構成の座標変
換回路を用いることにより、インターレース・モ
ードの画像走査においても座標変換を行うことが
可能となる。
≪発明の効果≫
以上述べたように本発明によれば、少ないハー
ドウエアおよび単純な制御ロジツクでリアルタイ
ムのアフイン変換が可能な座標変換回路を簡単な
構成で実現できる。またインターレース・モード
の走査画像についても適用できる。
ドウエアおよび単純な制御ロジツクでリアルタイ
ムのアフイン変換が可能な座標変換回路を簡単な
構成で実現できる。またインターレース・モード
の走査画像についても適用できる。
第１図は本発明に係わる座標変換回路の一実施
例の構成ブロツク図、第２図は従来の座標変換回
路の一例を示す構成ブロツク図、第３図は第１図
の座標変換回路の動作を説明するためのタイムチ
ヤート、第４図は本発明に係わる座標変換回路の
第２の実施例の構成ブロツク図である。 ａ，b′，c′，ｄ…データ入力、１１，１２，１
３，１８…選択手段、１４…加算器、１５…レジ
スタ。
例の構成ブロツク図、第２図は従来の座標変換回
路の一例を示す構成ブロツク図、第３図は第１図
の座標変換回路の動作を説明するためのタイムチ
ヤート、第４図は本発明に係わる座標変換回路の
第２の実施例の構成ブロツク図である。 ａ，b′，c′，ｄ…データ入力、１１，１２，１
３，１８…選択手段、１４…加算器、１５…レジ
スタ。
Claims (1)
- 【特許請求の範囲】 １ ラスタ・スキヤン型画像処理装置からのｘ，
ｙ同期信号に対応して係数ａ，ｂ，ｃ，ｘ同期信
号の周期および信号幅によつて決まる３種のデー
タ入力の１つを選択する選択手段と、 この選択手段からの出力をその一方の入力とし
画素クロツクと同期して出力する２入力の加算器
と、 この加算器からの出力を保持し１画素クロツク
遅れてその出力が前記加算器の他方の入力となる
レジスタとを備え、 画像走査位置のｘ，ｙ座標に対応して前記レジ
スタからax＋by＋ｃを出力することを特徴とす
る座標変換回路。 ２ ラスタ・スキヤン型画像処理装置からの同期
信号に対応して係数ａ，ｂ，ｃ，ｄ，ｘ同期信号
の周期および信号幅によつて決まる４種のデータ
入力の１つを選択する選択手段と、 この選択手段からの出力をその一方の入力とし
画素クロツクと同期して出力する２入力の加算器
と、 この加算器からの出力を保持し１画素クロツク
遅れてその出力が前記加算器の他方の入力となる
レジスタとを備え、 係数ｄを係数ｃに対しｙ方向１ライン分のずれ
を考慮した値とし、画像走査位置のｘ，ｙ座標に
対応して、前記レジスタから、偶数フイールドで
はax＋by＋ｃを出力し奇数フイールドではax＋
by＋ｄを出力することを特徴とする座標変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59134189A JPS6113380A (ja) | 1984-06-29 | 1984-06-29 | 座標変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59134189A JPS6113380A (ja) | 1984-06-29 | 1984-06-29 | 座標変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6113380A JPS6113380A (ja) | 1986-01-21 |
| JPH0438019B2 true JPH0438019B2 (ja) | 1992-06-23 |
Family
ID=15122511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59134189A Granted JPS6113380A (ja) | 1984-06-29 | 1984-06-29 | 座標変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6113380A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2712804B2 (ja) * | 1990-09-29 | 1998-02-16 | 日本電気株式会社 | テレビジョン用特殊効果装置 |
-
1984
- 1984-06-29 JP JP59134189A patent/JPS6113380A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6113380A (ja) | 1986-01-21 |
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