JPH0438290B2 - - Google Patents
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- JPH0438290B2 JPH0438290B2 JP9103486A JP9103486A JPH0438290B2 JP H0438290 B2 JPH0438290 B2 JP H0438290B2 JP 9103486 A JP9103486 A JP 9103486A JP 9103486 A JP9103486 A JP 9103486A JP H0438290 B2 JPH0438290 B2 JP H0438290B2
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- Japan
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- voltage
- operational amplifier
- output
- inverter
- input terminal
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、差圧などの物理量を静電容量を介し
て電気信号に変換する容量式変換器に係り、特に
物理量の変換精度を改良した容量式変換器に関す
る。
て電気信号に変換する容量式変換器に係り、特に
物理量の変換精度を改良した容量式変換器に関す
る。
（従来の技術）
第８図は本発明の改良のベースとなる昭和60年
12月17日に特許出願された特願昭60−283715号
（発明の名称：容量式変換器）に開示された容量
式変換器のブロツク図である。
12月17日に特許出願された特願昭60−283715号
（発明の名称：容量式変換器）に開示された容量
式変換器のブロツク図である。
演算増幅器Q1の非反転入力端（＋）と出力端
との間には抵抗R1，R2が接続され、その反転入
力端（−）は一定電圧V0と出力端の電圧とを抵
抗R3，R4で分圧した電圧が印加されている。
との間には抵抗R1，R2が接続され、その反転入
力端（−）は一定電圧V0と出力端の電圧とを抵
抗R3，R4で分圧した電圧が印加されている。
演算増幅器Q1の出力端はインバータG1の入力
端に接続され、その出力端は抵抗R1とR2の接続
点に抵抗R5を介して接続されると共にインバー
タG2を介して可変容量1の一端に接続されてい
る。可変容量C1の他端は静電容量C2を介して共
通電位点COMに接続されると共に演算増幅器Q1
の非反転入力端（＋）に接続されている。
端に接続され、その出力端は抵抗R1とR2の接続
点に抵抗R5を介して接続されると共にインバー
タG2を介して可変容量1の一端に接続されてい
る。可変容量C1の他端は静電容量C2を介して共
通電位点COMに接続されると共に演算増幅器Q1
の非反転入力端（＋）に接続されている。
なお、演算増幅器Q1、インバータG1，G2は正
電圧＋Ｅで付勢され、インバータG1，G2は
CMOSトランジスタで構成されている。
電圧＋Ｅで付勢され、インバータG1，G2は
CMOSトランジスタで構成されている。
次に、以上の如く構成された第８図に示す実施
例の動作について第９図に示す波形図を用いて説
明する。
例の動作について第９図に示す波形図を用いて説
明する。
インバータG1の出力端の電圧V4が第９図ニに
示すハイレベルの状態にあるときは、インバータ
G2の出力はローレベルであり抵抗R2を介して可
変容量C1と静電容量C2が充電され、演算増幅器
Q1の入力端の電位が第９図イの期間T1に示すよ
うに上昇する。これに伴い演算増幅器Q1の出力
端の電圧V3（第９図ハ）も抵抗R1と抵抗R2の接続
の電圧V2（第９図ロ）も上昇する。電圧V3がイン
バータG1のスレツシヨルド電圧VTHを越えるとそ
の出力端のレベルがローレベルに反転する。この
ため、インバータG2の出力端がハイレベルにな
り可変容量C1と静電容量C2とで分圧された電圧
が演算増幅器Q1の非反転入力端（＋）に印加さ
れ、その電圧V1は垂直に立上る（第９図イ）。以
後、インバータG1の出力端がローレベルである
ので、抵抗R2を介して可変容量C1、静電容量C2
の電荷が第９図イの期間T2のあいだ放電を続け、
演算増幅器Q1の非反転入力端（＋）の電位が低
下する。インバータG1の入力端のスレツシヨル
ド電圧VTHに達するとその出力端はハイレベルに
反転し、当初の状態に戻る。従つて、抵抗R2に
流れる電流はインバータG1の出力端の電圧V4の
レベル変化に対応して正逆方向の定電流icとな
る。このため第９図に示すような発振が継続す
る。
示すハイレベルの状態にあるときは、インバータ
G2の出力はローレベルであり抵抗R2を介して可
変容量C1と静電容量C2が充電され、演算増幅器
Q1の入力端の電位が第９図イの期間T1に示すよ
うに上昇する。これに伴い演算増幅器Q1の出力
端の電圧V3（第９図ハ）も抵抗R1と抵抗R2の接続
の電圧V2（第９図ロ）も上昇する。電圧V3がイン
バータG1のスレツシヨルド電圧VTHを越えるとそ
の出力端のレベルがローレベルに反転する。この
ため、インバータG2の出力端がハイレベルにな
り可変容量C1と静電容量C2とで分圧された電圧
が演算増幅器Q1の非反転入力端（＋）に印加さ
れ、その電圧V1は垂直に立上る（第９図イ）。以
後、インバータG1の出力端がローレベルである
ので、抵抗R2を介して可変容量C1、静電容量C2
の電荷が第９図イの期間T2のあいだ放電を続け、
演算増幅器Q1の非反転入力端（＋）の電位が低
下する。インバータG1の入力端のスレツシヨル
ド電圧VTHに達するとその出力端はハイレベルに
反転し、当初の状態に戻る。従つて、抵抗R2に
流れる電流はインバータG1の出力端の電圧V4の
レベル変化に対応して正逆方向の定電流icとな
る。このため第９図に示すような発振が継続す
る。
以上の点を定量的に説明すれば次の様になる。
電圧V1〜V4は次の関係を満たす。
電圧V1〜V4は次の関係を満たす。
V4−V2／R5＝V2−V1／R2＋V2−V3／R1 (1)
V3＝（１＋R4／R3）V1−R4／R3V0 (2)
(1)，(2)式の関係から
V2＝R0／R5V4−R0／R1・R4／R3V0＋（１／R2＋１／R1＋
R4／R1R3）R0V1(3) となる。但し、R0＝１／R5＋１／R1＋１／R2である。
R4／R1R3）R0V1(3) となる。但し、R0＝１／R5＋１／R1＋１／R2である。
ここで、R5／R1＝R3／R4に選定すると、
V2−V1＝R0／R5（V4−V0） (4)
となる。ここでV0＝Ｅ／２なるように一定電圧
V0を決めると V2−V1＝R0／R5（V4−Ｅ／２） (4)′ となる。従つて、電圧V4が＋Ｅ←→ゼロの２レ
ベルの変化を繰り返すので、抵抗R2を流れる電
流ｉは、 iC＝｜V2−V1｜／R2＝R0／R2R5｜Ｅ／２｜ (5) の大きさで双方向に流れる定電流となる。
V0を決めると V2−V1＝R0／R5（V4−Ｅ／２） (4)′ となる。従つて、電圧V4が＋Ｅ←→ゼロの２レ
ベルの変化を繰り返すので、抵抗R2を流れる電
流ｉは、 iC＝｜V2−V1｜／R2＝R0／R2R5｜Ｅ／２｜ (5) の大きさで双方向に流れる定電流となる。
なお、演算増幅器Q1における発振を防止する
ためには、R2≫R4と選して正帰還の量を少くす
るようにする。
ためには、R2≫R4と選して正帰還の量を少くす
るようにする。
次に、可変容量C1での電荷変動を考慮すると
次式が成立する。
次式が成立する。
T1・iC＝C1E (6)
従つて、期間T1は
T1＝C1／iC (6)′
として求められ、これは期間T2についても同じ
である。このため、インバータG1の出力端の周
波数は可変容量C1に比例する値となる。
である。このため、インバータG1の出力端の周
波数は可変容量C1に比例する値となる。
（発明が解決しようとする問題点）
しかしながら、第８図に示す従来の容量式変換
器では演算増幅器Q1の遅れとしての最大電圧変
化の時間率であるスルーレートの大きさで物理量
の変換精度が低下するという問題がある。
器では演算増幅器Q1の遅れとしての最大電圧変
化の時間率であるスルーレートの大きさで物理量
の変換精度が低下するという問題がある。
（問題点を解決するための手段）
この発明は、以上の問題点を解決するため、検
出すべき物理量に応じて容量が変化する可変容量
と、非反転入力端にこの容量の一端が接続され反
転入力端に出力端の電圧と一定電圧との分圧電圧
が印加された演算増幅器と、入力端にこの演算増
幅器の出力が印加され出力端の電圧を論理素子を
介してその電圧の反転相で可変容量の他端に印加
するインバータと、演算増幅器の出力とインバー
タの出力との分圧点より演算増幅器の非反転入力
端に流す定電流値をスイツチにより切換える切換
手段と、このスイツチを選択信号により切換えて
演算増幅器のスルーレートを演算して補正する補
正手段とインバータの出力周波数に関連する周波
数から物理量を演算する演算手段とを有するマイ
クロコンピユータを具備する構成としたものであ
る。
出すべき物理量に応じて容量が変化する可変容量
と、非反転入力端にこの容量の一端が接続され反
転入力端に出力端の電圧と一定電圧との分圧電圧
が印加された演算増幅器と、入力端にこの演算増
幅器の出力が印加され出力端の電圧を論理素子を
介してその電圧の反転相で可変容量の他端に印加
するインバータと、演算増幅器の出力とインバー
タの出力との分圧点より演算増幅器の非反転入力
端に流す定電流値をスイツチにより切換える切換
手段と、このスイツチを選択信号により切換えて
演算増幅器のスルーレートを演算して補正する補
正手段とインバータの出力周波数に関連する周波
数から物理量を演算する演算手段とを有するマイ
クロコンピユータを具備する構成としたものであ
る。
（作 用）
この様な構成とすることにより演算増幅器のス
ルーレートをマイクロコンピユータで測定するこ
とができるので、この測定結果に基づいてインバ
ータの出力に得られる周期に対して補正演算を施
すことにより物理量に正確に対応する電気信号を
出力することができる。
ルーレートをマイクロコンピユータで測定するこ
とができるので、この測定結果に基づいてインバ
ータの出力に得られる周期に対して補正演算を施
すことにより物理量に正確に対応する電気信号を
出力することができる。
（実施例）
以下、本発明の実施例について図面に基づき説
明する。第１図は本発明の実施例に係る容量／時
間変換部１０を示すブロツク図である。尚、第８
図に示す従来の技術と同一の機能を有する部分に
は同一の符号を付し適宜にその説明を省略する。
明する。第１図は本発明の実施例に係る容量／時
間変換部１０を示すブロツク図である。尚、第８
図に示す従来の技術と同一の機能を有する部分に
は同一の符号を付し適宜にその説明を省略する。
第１図において演算増幅器Q1の非反転入力端
（＋）と抵抗R1.R5の接続点との間に抵抗R2，R6
とこれ等を切換えるスイツチとが直列に接続さ
れ、このスイツチSWは選択信号Ａにより切換え
られるようにしてある点が第８図に示す容量式変
換器と異なつている。
（＋）と抵抗R1.R5の接続点との間に抵抗R2，R6
とこれ等を切換えるスイツチとが直列に接続さ
れ、このスイツチSWは選択信号Ａにより切換え
られるようにしてある点が第８図に示す容量式変
換器と異なつている。
従つて、第２図イに示す選択信号Ａがハイレベ
ルに保持されている間はスイツチSWで抵抗R2側
に接続され第８図に示す回路と同じになるので演
算増幅器Q1の非反転入力端（＋）の電圧V1とイ
ンバータG1の出力端の電圧V4第９図におけると
同様に第２図ロ、ハに示す波形となる。選択信号
Ａがローレベルになると（第２図イ）スイツチ
SWはR6側に接続されるが発振周期が異なるだけ
で選択信号Ａがハイレベルのときと同じように動
作する。
ルに保持されている間はスイツチSWで抵抗R2側
に接続され第８図に示す回路と同じになるので演
算増幅器Q1の非反転入力端（＋）の電圧V1とイ
ンバータG1の出力端の電圧V4第９図におけると
同様に第２図ロ、ハに示す波形となる。選択信号
Ａがローレベルになると（第２図イ）スイツチ
SWはR6側に接続されるが発振周期が異なるだけ
で選択信号Ａがハイレベルのときと同じように動
作する。
そこで、次にこの発振周期の相違から演算増幅
器Q1のスルーレートに起因する応答の遅れ時間td
を第３図を用いて算出する。
器Q1のスルーレートに起因する応答の遅れ時間td
を第３図を用いて算出する。
第３は第２図ロの波形を拡大したものであり
V′THは演算増幅器Q1のスレツシヨルド電圧であ
る。いま、抵抗R2が抵抗R6に対して係数ｋを乗
じた値とすると、 R2＝kR6 (7) となり、これに伴ない抵抗R2，R6に対応した可
変容量C1に比例する期間t1，t1′との関係は、 t1＝kt1′ (8) となる。従つて、(7)，(8)式から td＝１／１−ｋ（T1−kT1′） (9) を得る。ここに期間T1，T1′は T1＝t1＋td＝C1／iC1Ｅ＋td (10) T1′＝t1′＋td＝C1／iC1Ｅ＋td (11) となる。但し、iC1，iC2は抵抗R2，R6に流れる双
方の定量流値である。
V′THは演算増幅器Q1のスレツシヨルド電圧であ
る。いま、抵抗R2が抵抗R6に対して係数ｋを乗
じた値とすると、 R2＝kR6 (7) となり、これに伴ない抵抗R2，R6に対応した可
変容量C1に比例する期間t1，t1′との関係は、 t1＝kt1′ (8) となる。従つて、(7)，(8)式から td＝１／１−ｋ（T1−kT1′） (9) を得る。ここに期間T1，T1′は T1＝t1＋td＝C1／iC1Ｅ＋td (10) T1′＝t1′＋td＝C1／iC1Ｅ＋td (11) となる。但し、iC1，iC2は抵抗R2，R6に流れる双
方の定量流値である。
(10)，(11)式から選択信号Ａがハイレベル、ローレ
ベルのときの発振周期T1，T1′を測定することが
できるので、(9)式の演算を行なえば遅れ時間tdを
算出することができる。
ベルのときの発振周期T1，T1′を測定することが
できるので、(9)式の演算を行なえば遅れ時間tdを
算出することができる。
従つて、(9)式を用いて静電容量C1は(10)式から
C1＝iC1／Ｅ（T1−td） (10)′
として求めることができる。
第４図は可変容量として差動的に変化する容量
を用いた場合の容量／時間変換部１１を示すブロ
ツク図である。
を用いた場合の容量／時間変換部１１を示すブロ
ツク図である。
インバータG1の出力端はナンドゲートG3，G4
の一方の入力端に接続され、その各出力端は差動
容量CL，CHの各一端に接続されると共にナンド
ゲートG5の各入力端に接続されている。ナンド
ゲートG5の出力端は抗R5の一端に接続されてい
る。
の一方の入力端に接続され、その各出力端は差動
容量CL，CHの各一端に接続されると共にナンド
ゲートG5の各入力端に接続されている。ナンド
ゲートG5の出力端は抗R5の一端に接続されてい
る。
差動容量CL，CHの各他端は共に静電容量C2を
介して共通電位点COMに接続されると共に演算
増幅器Q1の非反転入力端（＋）に接続されてい
る。インバータG1の出力端はインバータG6を介
してｎビツトのカウンタCTの入力端CLに接続さ
れ、その出力端QnはナンドゲートG4の入力端に
接続されると共にインバータG7を介してナンド
ゲートG3の他方の入力端に接続されている。イ
ンバータG7の出力端より出力V0を得る。
介して共通電位点COMに接続されると共に演算
増幅器Q1の非反転入力端（＋）に接続されてい
る。インバータG1の出力端はインバータG6を介
してｎビツトのカウンタCTの入力端CLに接続さ
れ、その出力端QnはナンドゲートG4の入力端に
接続されると共にインバータG7を介してナンド
ゲートG3の他方の入力端に接続されている。イ
ンバータG7の出力端より出力V0を得る。
次に、以上の如く構成された第４図に示す容
量／時間変換部１１の動作について第５図に示す
波形図を用いて説明する。
量／時間変換部１１の動作について第５図に示す
波形図を用いて説明する。
先ず、選択信号Ａがハイレベルの状態で抵抗
R2が選択されている場合につて説明する。カウ
ンタCTの出力端Qnがローレベルの状態では、ナ
ンドゲートG3，G4のうちG3が選定され、G4の出
力端はハイレベルに保たれる。従つて、ナンドゲ
ートG3，G5はそれぞれ単なるインバータとして
機能するので、ナンドゲートG3は第１図におけ
るインバータG2と同一の機能をもち、ナンドゲ
ートG5の出力端はインバータG1の出力端と同一
のレベル変化をする。
R2が選択されている場合につて説明する。カウ
ンタCTの出力端Qnがローレベルの状態では、ナ
ンドゲートG3，G4のうちG3が選定され、G4の出
力端はハイレベルに保たれる。従つて、ナンドゲ
ートG3，G5はそれぞれ単なるインバータとして
機能するので、ナンドゲートG3は第１図におけ
るインバータG2と同一の機能をもち、ナンドゲ
ートG5の出力端はインバータG1の出力端と同一
のレベル変化をする。
このため、カウンタCTの出力端Qnがローレベ
ルの状態、つまり第５図ハのＴＬの期間は第１図
における可変容量C1を可変容量としての差動容
量CLとしたときと同じ動作をする。従つて、演
算増幅器Q1の入力端の電圧V1′、抵抗R1とR5の接
続点の電圧V2′、演算増幅器Q1の出力端の電圧
V3′、ナンドゲートG5の出力端の電圧V4′はそれ
ぞれ第１図における電圧V1〜V4と同じようにな
る。第５図ロに示すように演算増幅器Q1の非反
転入力端（＋）の電圧V1′の周期tLの波形の繰り
返しカウンタCTのビツト数ｎだけ繰り返される。
従つて、カウンタCTの出力端のローレベルに対
応するインバータG7の出力レベルの期間TLは(10)
式を導いたときと同様にして次式のようになる。
ルの状態、つまり第５図ハのＴＬの期間は第１図
における可変容量C1を可変容量としての差動容
量CLとしたときと同じ動作をする。従つて、演
算増幅器Q1の入力端の電圧V1′、抵抗R1とR5の接
続点の電圧V2′、演算増幅器Q1の出力端の電圧
V3′、ナンドゲートG5の出力端の電圧V4′はそれ
ぞれ第１図における電圧V1〜V4と同じようにな
る。第５図ロに示すように演算増幅器Q1の非反
転入力端（＋）の電圧V1′の周期tLの波形の繰り
返しカウンタCTのビツト数ｎだけ繰り返される。
従つて、カウンタCTの出力端のローレベルに対
応するインバータG7の出力レベルの期間TLは(10)
式を導いたときと同様にして次式のようになる。
TL＝ntL＋ntd＝ｎCL／iC1Ｅ＋ntd (12)
ただし、iC1＝R0／R2R5｜Ｅ／２｜である。
カウンタCTが差動容量CLに関連したｎ個のパ
ルスを数するとその出力端Qnのレベルがハイレ
ベルに反転する。この状態では、ナンドゲート
G3，G4のうちのG4が選定されG5の出力端はハイ
レベルに保たれる。従つて、ナンドゲートG3，
G5はそれぞれ単なるインバータとして機能し、
ナンドゲートG4は第１図におけるインバータG2
と同一の機能を有する。また、ナンドゲートG5
の出力端はインバータG5の出力端と同一のレベ
ル変化をする。
ルスを数するとその出力端Qnのレベルがハイレ
ベルに反転する。この状態では、ナンドゲート
G3，G4のうちのG4が選定されG5の出力端はハイ
レベルに保たれる。従つて、ナンドゲートG3，
G5はそれぞれ単なるインバータとして機能し、
ナンドゲートG4は第１図におけるインバータG2
と同一の機能を有する。また、ナンドゲートG5
の出力端はインバータG5の出力端と同一のレベ
ル変化をする。
このため、カウンタCTの出力端Qnがハイレベ
ルの状態、つまり第５図ハのTHの期間は第１図
における可変容量C1を可変容量としての差動容
量CHとしたときと同じ動作をする。期間THの場
合と同様にして、期間Ｔは TH＝ntH＋ntd＝ｎCH／iC1Ｅ＋ntd (13) となる。
ルの状態、つまり第５図ハのTHの期間は第１図
における可変容量C1を可変容量としての差動容
量CHとしたときと同じ動作をする。期間THの場
合と同様にして、期間Ｔは TH＝ntH＋ntd＝ｎCH／iC1Ｅ＋ntd (13) となる。
次に、選択信号Ａがローレベル状態で抗R6が
選択されている場合について説明する。この場合
は選択信号Ａがハイレベルの状態と発振周期が異
なるだけでその動作は同じである。従つて、(12)，
(13)式に対応する期間TL′，TH′は T′L＝nt′L＋ntd＝ｎCL／iC2Ｅ＋ntd (14) T′H＝nt′H＋ntd＝ｎCH／iC2Ｅ＋ntd (15) である。ただしiC2＝R0／6R5｜Ｅ／２｜である。
選択されている場合について説明する。この場合
は選択信号Ａがハイレベルの状態と発振周期が異
なるだけでその動作は同じである。従つて、(12)，
(13)式に対応する期間TL′，TH′は T′L＝nt′L＋ntd＝ｎCL／iC2Ｅ＋ntd (14) T′H＝nt′H＋ntd＝ｎCH／iC2Ｅ＋ntd (15) である。ただしiC2＝R0／6R5｜Ｅ／２｜である。
これ等の場合には
tL＝Kt′L (16)
tH＝Kt′H (17)
の関係があるので、(12)〜(17)式を用いて遅れ時間td
は td＝１／ｎ・TL−kT′L／１−ｋ (18) td＝１／ｎ・TH−kT′H／１−ｋ (19) として得られる。
は td＝１／ｎ・TL−kT′L／１−ｋ (18) td＝１／ｎ・TH−kT′H／１−ｋ (19) として得られる。
従つて、選択信号Ａがハイレベル、ローレベル
のときのインバータG7の出力端の電圧V0の発振
周TL，TH，T′L，T′Hを測定することにより、演
算増幅器Q1の遅れ時間tdを知ることができる。こ
のため、(18)式あるいは(19)式を用て差動容量CL，
CHは(12)，(13)式から、 CL＝iC1／nE（TH−ntd）(12)′ CH＝iC1／nE（TL−ntd）(13)′ として求めることができる。
のときのインバータG7の出力端の電圧V0の発振
周TL，TH，T′L，T′Hを測定することにより、演
算増幅器Q1の遅れ時間tdを知ることができる。こ
のため、(18)式あるいは(19)式を用て差動容量CL，
CHは(12)，(13)式から、 CL＝iC1／nE（TH−ntd）(12)′ CH＝iC1／nE（TL−ntd）(13)′ として求めることができる。
第６図は本発明に係る全体構成を示すブロツク
図である。
図である。
１２はマイクロコンピユータユニツトであり、
容量／時間変換部１１の出力V0が入力される。
容量／時間変換部は１０でも良いが、ここでは１
１をベースとして説明する。１３は出力V0に含
まれる時間信号をデジタル値に変換するタイマカ
ウンタ（Ｔ／Ｄ）である。１４はRAM（ランダ
ムアクセスメモリ）、１５はROM（リードオンリ
ーメモリ）であり、これ等のアドレス指定は
CPU（プロセツサ）１６からバス１７、ラツチデ
コーダ１８を介してなされる。１９はデータバ
ス、２０はコントロールバスである。タイマカウ
ンタ１３から取入れられたデータはデータバス１
９を介してRAM１４へ格納される。ROM１５
には所定の演算プログラムおよび初データが格納
されており、CPU１６の制御のもとにROM１５
に格納された演算手順に従つて演算された結果は
RAM１４に格納される。また、選択信号Ａはコ
ントロールバス２０を介してCPU１６の制御の
もとに容量／時間手換部１１に出力される。最終
の演算結果はタイマ／カウンタ２１にデユテイ信
号に変換され、デユテイ信号デユテイ／アナログ
変換器２２でアナログ信号変換されて出力端２３
に出力する。タイマ／カウンタ２１とデユテイ／
アナログ変換器２２でテジタル／アナログ変換器
２４を構成する。
容量／時間変換部１１の出力V0が入力される。
容量／時間変換部は１０でも良いが、ここでは１
１をベースとして説明する。１３は出力V0に含
まれる時間信号をデジタル値に変換するタイマカ
ウンタ（Ｔ／Ｄ）である。１４はRAM（ランダ
ムアクセスメモリ）、１５はROM（リードオンリ
ーメモリ）であり、これ等のアドレス指定は
CPU（プロセツサ）１６からバス１７、ラツチデ
コーダ１８を介してなされる。１９はデータバ
ス、２０はコントロールバスである。タイマカウ
ンタ１３から取入れられたデータはデータバス１
９を介してRAM１４へ格納される。ROM１５
には所定の演算プログラムおよび初データが格納
されており、CPU１６の制御のもとにROM１５
に格納された演算手順に従つて演算された結果は
RAM１４に格納される。また、選択信号Ａはコ
ントロールバス２０を介してCPU１６の制御の
もとに容量／時間手換部１１に出力される。最終
の演算結果はタイマ／カウンタ２１にデユテイ信
号に変換され、デユテイ信号デユテイ／アナログ
変換器２２でアナログ信号変換されて出力端２３
に出力する。タイマ／カウンタ２１とデユテイ／
アナログ変換器２２でテジタル／アナログ変換器
２４を構成する。
次に、第６図に示す実施例の信号処について第
７図に示すフローチヤートを用いて説明する。
７図に示すフローチヤートを用いて説明する。
先ず、差動容量CL，CHと差圧ΔPとの関係につ
いて説明する。差圧ΔPがゼロのときの各差動容
量CL，CHの値をC0、移動電極２５のバネ定数を
Ｋとすれば、差動容量CL，CHは、 CL＝C0１／１−kΔP (20) CH＝C0１／１−kΔP （21） として現わせる。これ等の式から、差圧ΔPは ΔP＝１／ｋ（CL−CH／CL＋CH） （22） として算出される。
いて説明する。差圧ΔPがゼロのときの各差動容
量CL，CHの値をC0、移動電極２５のバネ定数を
Ｋとすれば、差動容量CL，CHは、 CL＝C0１／１−kΔP (20) CH＝C0１／１−kΔP （21） として現わせる。これ等の式から、差圧ΔPは ΔP＝１／ｋ（CL−CH／CL＋CH） （22） として算出される。
マイクロコンピユータユニツト１２は以上の点
を考慮して演算される。演算に先立つて、ROM
１５には初期データとしてステツプで示すよう
に演算増幅器Q1の遅れ時間tdの初期値td0などが
設定され、更にステツプでRAM１４に演算に
必要カウンタのビツトｎ、係数ｋ、定電流値iC1，
iC2、電源電圧Ｅ、差圧ゼロのときの容量C0、バ
ネ定数Ｋなどが設定される。
を考慮して演算される。演算に先立つて、ROM
１５には初期データとしてステツプで示すよう
に演算増幅器Q1の遅れ時間tdの初期値td0などが
設定され、更にステツプでRAM１４に演算に
必要カウンタのビツトｎ、係数ｋ、定電流値iC1，
iC2、電源電圧Ｅ、差圧ゼロのときの容量C0、バ
ネ定数Ｋなどが設定される。
以上の状態において、CPU１６の制御のもと
に容量／時間変換部１１から出力V0（TL，TH）
が読込まれ（ステツプ）RAM１４に格納され
る。格納されたデータを用いてROM１５に格納
されている(12)′，(13)′の演算式により差動容量CL，
CHを演算し（ステツプ）、RAM１４に格納す
る。この場合に用いる遅れ時間は最初の演算であ
るのでステツプで設定した初期値td0を用いる。
に容量／時間変換部１１から出力V0（TL，TH）
が読込まれ（ステツプ）RAM１４に格納され
る。格納されたデータを用いてROM１５に格納
されている(12)′，(13)′の演算式により差動容量CL，
CHを演算し（ステツプ）、RAM１４に格納す
る。この場合に用いる遅れ時間は最初の演算であ
るのでステツプで設定した初期値td0を用いる。
次に、ステツプでROM１５に格納されてい
る（22）式に示す演算プログラムにより差圧演算
を実行する。演算結果は、デジタル／アナログ変
換器２４を介して出力される。
る（22）式に示す演算プログラムにより差圧演算
を実行する。演算結果は、デジタル／アナログ変
換器２４を介して出力される。
演算増幅器Q1のスルーレートは短時間で変化
しないので、（22）式における差圧ΔPの演算サイ
クルに比べて(18)式あるいは(19)式に示す遅れ時間td
の演算は１／５〜１／10サイクルで実行して補正
しても良い。そこで、ステツプでこの補正周期
の判断をする。所定の補正周期に達していないな
らば出力V0の読込みを繰り返す。所定の補正周
期に達したときは、ステツプに移行し選択信号
Ａをコントロールバス２０を介して容量／時間変
換部１１に出力し、スイツチSWを抵抗R6側に切
り換えて出力V0（T′H，T′LL）を読込みRAM１４
に格納する。次に、ステツプで(18)あるいは(19)式
の演算をROM１４に移動された演算手順に従つ
て実し、RAM１４に格納しステツプに戻る。
しないので、（22）式における差圧ΔPの演算サイ
クルに比べて(18)式あるいは(19)式に示す遅れ時間td
の演算は１／５〜１／10サイクルで実行して補正
しても良い。そこで、ステツプでこの補正周期
の判断をする。所定の補正周期に達していないな
らば出力V0の読込みを繰り返す。所定の補正周
期に達したときは、ステツプに移行し選択信号
Ａをコントロールバス２０を介して容量／時間変
換部１１に出力し、スイツチSWを抵抗R6側に切
り換えて出力V0（T′H，T′LL）を読込みRAM１４
に格納する。次に、ステツプで(18)あるいは(19)式
の演算をROM１４に移動された演算手順に従つ
て実し、RAM１４に格納しステツプに戻る。
次回のステツプでのCL，CHの演算はステツ
プで算出された遅れ時間tdを用いて実行され
る。以下、同様して繰り返す。
プで算出された遅れ時間tdを用いて実行され
る。以下、同様して繰り返す。
なお、今までの説明では演算増幅器Q1の非反
転入力端（＋）に流す定電流値を変更するのに抵
抗を切換えて実したが、これに限ることはなく電
流値自体を変更するようにしても良いし、更に電
圧V4，V4′を通常はＥとゼロの間で切換えたもの
を（Ｅ−ΔV）とΔVとの間で切換えて補正するよ
うにしても良い。
転入力端（＋）に流す定電流値を変更するのに抵
抗を切換えて実したが、これに限ることはなく電
流値自体を変更するようにしても良いし、更に電
圧V4，V4′を通常はＥとゼロの間で切換えたもの
を（Ｅ−ΔV）とΔVとの間で切換えて補正するよ
うにしても良い。
（発明の効果）
以上、実施例と共に具体的に説明したように本
発明によれば、可変容量への充放電電流を一定周
期あるいは任意周期で変化させ演算増幅器のスル
ーレート分を演算して補正するようにしたので、
精度の良い容量式変換器が実現できるとともに演
算増幅器として高速応のものを用いる必要がな
い。
発明によれば、可変容量への充放電電流を一定周
期あるいは任意周期で変化させ演算増幅器のスル
ーレート分を演算して補正するようにしたので、
精度の良い容量式変換器が実現できるとともに演
算増幅器として高速応のものを用いる必要がな
い。
第１図は本発明の実施例に係る容量／時間変換
部の構成を示すブロツク図、第２図は第１図にお
ける各部の波形を示す波形図、第３図は第２図に
示す波形図の一部を拡大して問題点を説明する説
明図、第４図は本発明の実施例に係る容量／時間
変換部の他の構成を示すブロツク、第５図は第４
図における各部の波形を示す波形図、第６図は本
発明の全体構成を示すブロツク図、第７図は第６
図における信号処理を説明するフロー図、第８図
は従来の容量式変換器の構成を示すブロツク図、
第９図は第８図における各部の波形を示す波形図
である。 １０，１１……容量／時間変換部、１２……マ
イクロコンピユータユニツト、１３……タイマカ
ウンタ、１４……ランダムアクセスメモリ、１５
……リードオンリメモリ、１６……プロセツサ、
１９……データバス、２０……コントロールバ
ス、２４……デジタル／アナログ変換器、C1…
…可変容量、CH，CL……差動容量、Q1……演算
増幅器、Ａ……選択信号、CT……カウンタ。
部の構成を示すブロツク図、第２図は第１図にお
ける各部の波形を示す波形図、第３図は第２図に
示す波形図の一部を拡大して問題点を説明する説
明図、第４図は本発明の実施例に係る容量／時間
変換部の他の構成を示すブロツク、第５図は第４
図における各部の波形を示す波形図、第６図は本
発明の全体構成を示すブロツク図、第７図は第６
図における信号処理を説明するフロー図、第８図
は従来の容量式変換器の構成を示すブロツク図、
第９図は第８図における各部の波形を示す波形図
である。 １０，１１……容量／時間変換部、１２……マ
イクロコンピユータユニツト、１３……タイマカ
ウンタ、１４……ランダムアクセスメモリ、１５
……リードオンリメモリ、１６……プロセツサ、
１９……データバス、２０……コントロールバ
ス、２４……デジタル／アナログ変換器、C1…
…可変容量、CH，CL……差動容量、Q1……演算
増幅器、Ａ……選択信号、CT……カウンタ。
Claims (1)
- １ 検出すべき物理量に応じて容量が変化する可
変容量と、非反転入力端に前記容量の一端が接続
され反転入力端に出力端の電圧と一定電圧との分
圧電圧が印加された演算増幅器と、入力端に前記
演算増幅器の出力が印加され出力端の電圧を論理
素子を介してその電圧の反転相で前記可変容量の
他端に印加するインバータと、前記演算増幅器の
出力と前記インバータの出力との分圧点より前記
演算増幅器の非反転入力端に流す定電流値をスイ
ツチにより切換える切換手段と、前記スイツチを
選択信号により切換えて前記演算増幅器のスルー
レートを演算して補正する補正手段と前記インバ
ータの出力周波数に関連する周波数から前記物理
量を演算する演算手段とを有するマイクロコンピ
ユータを具備することを特徴とする容量式変換
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9103486A JPS62247211A (ja) | 1986-04-19 | 1986-04-19 | 容量式変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9103486A JPS62247211A (ja) | 1986-04-19 | 1986-04-19 | 容量式変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62247211A JPS62247211A (ja) | 1987-10-28 |
| JPH0438290B2 true JPH0438290B2 (ja) | 1992-06-24 |
Family
ID=14015223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9103486A Granted JPS62247211A (ja) | 1986-04-19 | 1986-04-19 | 容量式変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62247211A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003035615A (ja) * | 2001-07-24 | 2003-02-07 | Nitta Ind Corp | 静電容量式センサ |
-
1986
- 1986-04-19 JP JP9103486A patent/JPS62247211A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62247211A (ja) | 1987-10-28 |
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