JPH0438482A - 論理回路試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 大規模集積回路等の論理回路素子や同素子か搭載された
プリント配線板の論理機能試験を行なう論理回路試験装
置に関し、 試験処理時間の短縮（スルーブツトの向上）とコストダ
ウンを目的とし、 被試験体に対し試験用の第１のテストパターンを順次入
力して該被試験体を動作させ、該被試験体の出力された
信号パターンを期待されたパターンを示す第２のテスト
パターンと比較照合することにより、該被試験体の論理
機能試験を行なう論理回路試験装置において、前記第１
及び第２のテストパターンの各々の種類の数だけ設けら
れたパターンメモリと、複数の該パターンメモリに前記
第１及び第２のテストパターンを各々の種類毎に別々に
、かつ、順次格納する書き込み手段と、複数の該パター
ンメモリのうち、該書き込み手段による書き込み動作中
のパターンメモリとは別のパターンメモリからテストパ
ターンを読み出して前記被試験体の試験の実行処理を行
なう実行処理手段とを有するよう構成する。

〔産業上の利用分野〕

本発明は論理回路試験装置に係り、特に大規模集積回路
等の論理回路素子や同素子が搭載されたプリント配線板
の論理機能試験を行なう論理回路試験装置に関する。

大規模集積回路（ＬＳ　Ｉ）等の論理回路素子や同素子
が搭載されたプリント配線板なとの被試験体の論理機能
試験に際しては、被試験体に対し試験用の論理信号パタ
ーンを入力し動作させ、被試験体より出力される信号パ
ターンを期待されるパターンと比較照合することにより
、被試験体が論理的に正常に動作するか否かを試験する
。この被試験体か高密度、大規模のプリント配線板の場
合には、試験用の論理信号パターン数が膨大なものとな
り、試験処理時間が長くかかるので、試験処理時間短縮
のためにテストパターンの格納処理と実行処理の短縮化
か要求されている。

〔従来の技術〕

第４図は従来の論理回路試験装置の一例の構成図を示す
。同図中、論理回路試験装置１０は書き込み回路１１．
データバス１２．パターンメモリ１３、読み出し回路１
４及び試験制御回路１５から構成されている。データバ
ス１２は書き込み。

読み出し共用であり、パターンメモリ１３にはスキャン
方式による複数の種類のテストパターンか格納される。

また、試験制御回路１５はテストパターンを実行し被試
験体２０を試験する。

また、３０は計算機、４０はスキャン方式による複数の
種類のテストパターンが予め格納されているディスク装
置で、計算機３０はディスク装置４０からテストパター
ンを読み出して書き込み回路１１に入力する。スキャン
方式による論理機能試験で使用されるテストパターンに
は、■プライマリ・インプット（Ｐ　Ｉ）パターン、■
プライマリ・アウトプット（ＰＯ）パターン、■スキャ
ン・インプット（Ｓ　Ｉ）パターン、■スキャン・アウ
トプット（Ｓ○）パターンの４種類ある。

次に、上記構成の動作について説明するに、上記の４種
類のテストパターンは計算機３０の制御の下にディスク
装置４０から順次読み出されて書き込み回路１１に入力
され、ここで書き込みのための処理を受けた後、データ
バス１２を介してパターンメモリ１３の書き込み回路１
１により指定されたアドレスに書き込まれる。

第５図は１パターンを試験する場合のタイムチャートで
、同図に破線で示す如く、Ｓｌ、ＰＩ。

ＰＯ及びＳ○の順てテストパターンか順次パターンメモ
リ１３に格納される。

パターンメモリ１３に格納された上記の４種類のテスト
パターンは、次にまず第５図に実線で示す如く、読み出
し回路１４により指定されたアドレスからＳｌパターン
が読み出され、データバス１２及び読み出し回路１４を
夫々介して試験制御回路１５に供給される。試験制御回
路１５は入力Ｓｌパターンを被試験体２０のＳＩ用端子
にシリアルに入力され、被試験体２０内の試験用のスキ
ャン回路を経由してスキャンラッチに入力され被試験体
２０を動作させる。以下、第５図に実線で示す如く読み
出し回路１４により指定されたアドレスからＰＩｌパタ
ーンＰＯパターン、ＳＯパターンの順で順次読み出され
、データバス１２゜読み出し回路１４を夫々経由して試
験制御回路１５に入力される。

試験制御回路１５はＰＩｌパターン入力されたときは被
試験体２０のコネクタにパラレルに入力し、被試験体２
０を動作させる。次に試験制御回路１５はＰＯパターン
が入力されると、被試験体２０のコネクタからパラレル
に上記のＳｌ、ＰＩパターン入力による被試験体２０の
動作量カバターンを読み出して、これと入力ＰＯパター
ンとの比較照合を行ない、論理的に正常か否かの判定を
行なう。

試験制御回路１５は次にＳ○パターンが入力されると、
被試験体２０の特別のＳＯ用地端子ら上記ＳＩ、ＰＩパ
ターン入力による被試験体２０の動作量カバターンをシ
リアルに読み出して、これと入力Ｓｏパターンとの比較
照合を行ない、論理的に正常か否かの判定を行なう。

このようにして、従来は４種類のテストパターンをパタ
ーンメモリ１３に順次格納し、その格納が終了した後、
４種類のテストパターンをパターンメモリ１３から順次
に読み出して各々のテストパターンの実行処理を行なう
。このため、従来は４種類のテストパターンの各々につ
いて格納処理と実行処理を１回ずつ行なうｌパターンの
試験処理時間は、第５図に示したように、４種類のテス
トパターンの格納処理時間と４種類のテストパターンの
実行処理時間との和となる。通常、被試験体２０の論理
機能試験には、数千パターン必要とするが、従来はパタ
ーンメモリ１３にテストパターンを格納し、それを高速
に読み出して実行することてパターンの実行処理時間の
短縮を図っている。

〔発明か解決しようとする課題〕

しかるに、上記の従来の論理回路試験装置では、テスト
パターンをパターンメモリ１３に格納する処理に時間か
かかり、全体の試験処理時間の短縮（スルーブツトの向
上）が困難であった。また、パターンメモリ１３として
大容量のものか必要で、装置全体のコストアップの原因
となっていた。

本発明は以上の点に鑑みなされたもので、試験処理時間
の短縮（スルーブツトの向上）とコストダウンかできる
論理回路試験装置を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図を示す。同図中、１０
０．〜１００．はパターンメモリで、被試験体に入力さ
れるべき第１のテストパターン及び被試験体の出力信号
パターンと比較照合される第２のテストパターンの各々
の種類の数だけ設けられている。

１０１は書き込み手段で、上記の第１及び第２のテスト
パターンを各々の種類毎に別々に、かつ、順次格納する
。１０２は実行処理手段で、パターンメモリ１００１〜
１００．のうち、書き込み手段１０１による書き込み動
作中のパターンメモリとは別のパターンメモリからテス
トパターンを読み出して被試験体の試験の実行処理を行
なう。

〔作用〕

パターンの実行ではテストパターンが複数あっても時間
的に同時に実行されることはなく、順次に実行される。

本発明はこの点に着目してなされたもので、パターンの
実行中に次のパターンのパターンメモリへの格納を行な
う。すなわち、パターンメモリ１００１〜１００．はテ
ストパターンの種類に対応して個別に設けられており、
書き込み手段１０１により成るテストパターンが成るパ
ターンメモリに書き込まれている期間中に、別のパター
ンメモリから別のテストパターンを実行処理手段１０２
で読み出して被試験体の試験のためのパターンの実行を
行なう。従って、本発明では、テストパターンの格納処
理とテストパターンの実行処理を並行して行なうことが
できる。

〔実施例〕

第２図は本発明の一実施例の構成図を示す。同図中、第
１図及び第４図と同一構成部分には同一符号を付し、そ
の説明を省略する。第２図において、論理回路試験装置
５０は書き込み手段１０１を構成する書き込み回路５１
．書き込みバス５２゜読み出しバス５３．ＰＩパターン
メモリ５４Ｉ。

Ｐｏパターンメモリ５４２．３１パターンメモリ５４、
及びＳＯパターンメモリ５４４．読み出し回路５５及び
試験制御回路５６から構成されている。

すなわち、本実施例は前記したパターンメモリ１００１
〜１００．の数ｎが“４”の場合の例で、パターンメモ
リ１００１，１００２，１００ｚ及び１００４に相当す
るＰ１パターンメモリ５４、。

Ｐｏパターンメモリ５４２．Ｓｌパターンメモリ５４、
及びＳＯパターンメモリ５４４は、夫々ＰＩパターン、
ＰＯパターン、Ｓｌパターン及びＳＯパターンの４種類
のテストパターンを別々に格納する。また、読み出し回
路５５及び試験制御回路５６は前記実行処理手段１０２
を構成している。

次に本実施例の動作について第３図を併せ参照して説明
する。計算機３０はディスク装置４０から第３図に破線
で示す如く、ＳＩパターン→ＰＩパターン→ＰＯパター
ン→ＳＯパターン→Ｓｌパターン→・・・の順で順次間
断なく一定周期でテストパターンを読み出す。この読み
出されたテストパターンはパターンメモリ５４．〜５４
４のうち書き込み回路５１及び書き込みバス５２を夫々
介して書き込み回路５１により順次ＳＩパターンメモＩ
Ｊ５４ｓ、ＰＩパターンメモリ５４．、Ｐｏパターンメ
モリ５４．及びＳＯパターンメモリ５４４に切換え格納
される。この結果、Ｓｌパターンメモリ５４．にはＳｌ
パターンのみか、またＰＩパターンメモリ５４．にはＰ
Ｉパターンのみが、Ｐｏパターンメモリ５４２にはＰＯ
パターンのみが、そしてＳ○パターンメモリ５４４には
ＳＯパターンのみが夫々格納される。従って、各パター
ンメモリ５４．〜５４４には１回分の、かつ、１種類の
テストパターンのみが格納されるだけであるから、各々
最小限のメモリ容量で済む。

一方、読み出し回路５５はＳｌパターンメモリ５４、ｉ
：Ｓｌパターンが格納された後、Ｓｌパターンを読み出
しバス５３を介して読み出して試験制御回路５６へ供給
する。これにより、試験制御回路５６は従来と同様に被
試験体２０内のＳｌ用端子にシリアルにＳｌパターンデ
ータを入力し被試験体２０を動作させる。第３図に実線
ＳＩて示すこのＳｌパターン実行期間中に、第３図に破
線Ｐ１．ＰＯで夫々示す如く、ＰＩパターンとＰＯパタ
ーンとが順次にＰＩパターンメモリ５４、、ＰＯパター
ンメモリ５４ｔに格納される。

上記のＳｌパターン実行処理が終了すると、読み出し回
路５５は第３図に実線ＰＩて示す如くＰＩパターンメモ
リ５４□から読み出しバス５３を介してＰＩパターンを
読み出して試験制御回路５６に供給し、これにより被試
験体２０のコネクタにそのデータをパラレルに入力し、
被試験体２０を動作させる。このＰＩパターン実行処理
か終了すると、読み出し回路５５は第３図に実線Ｐ○て
示す如＜ＰＯパターンメモリ５４□から読み出しバス５
３を介してＰＯパターンを読み出して試験制御回路５６
に供給し、ここて従来と同様に被試験体２０の出力コネ
クタからパラレルに取り出されたパターンデータと比較
照合させ、被試験体２０の論理機能か正常か否かの判定
を行なう。

上記のＰＩパターン実行処理開始後、ＰＯパターン実行
処理か終了するまでの期間内に、第３図に破線ＳＯで示
す如く、書き込み回路５１及び書き込みバス５２を介し
て次のＳＯパターンか入力され、ＳＯパターンメモリ５
４４に格納される。

上記のＰＯパターン実行処理が終了すると、次に読み出
し回路５５は第３図に実線ＳＯで示す如く、ＳＯパター
ンメモリ５４４から読み出しバス５３を介してＳＯパタ
ーンを読み出す。試験制御回路５６はこのＳ○パターン
と、被試験体２０のＳｏ用端子からシリアルに取り出し
た被試験体２０の動作結果出力信号パターンデータとを
比較照合して被試験体２０の論理機能が正常か否かを判
定する。このＰＯパターン処理実行中に、第３図に破線
ＳＩで示す如く、書き込み回路５１及び書き込みバス５
２を介して次のＳｌパターンが入力され、Ｓ■パターン
メモリ５４．に格納される。

以下、上記と同様の動作が繰り返される。

このように、本実施例によれば、４種類のテストパター
ンを順次実行すると共に、実行処理期間中に次の別のテ
ストパターンを格納するようにしているため、試験処理
時間を従来よりも大幅に短縮できる。

〔発明の効果〕

上述の如く、本発明によれば、テストパターンの格納処
理とテストパターンの実行処理を並行して行なうことが
できるため、全体の試験処理時間（スループット）を従
来に比べて大幅に短縮することかでき、またパターンメ
モリも小容量で済むため装置全体のコストダウンができ
る等の特長を有するものである。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例の構成図、 第３図は第２図の動作説明用タイムチャート、第４図は
従来の一例の構成図、 第５図は第４図の動作説明用タイムチャートである。 図において、 ０は論理回路試験装置、 １は書き込み回路、 ２は書き込みバス、 ３は読み出しバス、 ５４〜５４．，１００．〜１００．はパターンメモリ、 ５５は読み出し回路、 ５６は試験制御回路 を示す。 特許出願人　富　士　通　株式会社 ネ韻シ川／）７原逢フ５ッ２面 第１図 ＃ｚＷＪの鵞か乍益か甲且夕４乙〜−）第３図

Claims (3)

【特許請求の範囲】
1. （１）被試験体に対し試験用の第１のテストパターンを
   順次入力して該被試験体を動作させ、該被試験体の出力
   された信号パターンを期待されたパターンを示す第２の
   テストパターンと比較照合することにより、該被試験体
   の論理機能試験を行なう論理回路試験装置において、 前記第１及び第２のテストパターンの各々の種類の数だ
   け設けられたパターンメモリ（１００＿１〜１００＿ｎ
   ）と、 複数の該パターンメモリ（１００＿１〜１００＿ｎ）に
   前記第１及び第２のテストパターンを各々の種類毎に別
   々に、かつ、順次格納する書き込み手段（１０１）と、 複数の該パターンメモリ（１００＿１〜１００＿ｎ）の
   うち、該書き込み手段（１０１）による書き込み動作中
   のパターンメモリとは別のパターンメモリからテストパ
   ターンを読み出して前記被試験体の試験の実行処理を行
   なう実行処理手段（１０２）と、 を有することを特徴とする論理回路試験装置。
2. （２）前記実行処理手段（１０２）は、前記複数のパタ
   ーンメモリ（１００＿１〜１００＿ｎ）のうち読み出し
   動作を行なうパターンメモリを選択して所望のテストパ
   ターンを該選択したパターンメモリから読み出す読み出
   し回路（５５）と、該読み出し回路（５５）により読み
   出されたテストパターンの、前記被試験体への入力又は
   該被試験体の出力信号パターンとの比較照合を行なう試
   験制御回路（５６）とより構成したことを特徴とする請
   求項１記載の論理回路試験装置。
3. （３）前記第１のテストパターンはＰＩパターン及びＳ
   Ｉパターンであり、前記第２のテストパターンはＰＯパ
   ターン及びＳＯパターンであり、前記複数のパターンメ
   モリ（１００＿１〜１００＿ｎ）はこれら４種類のパタ
   ーンの夫々に対応して４回路設けられたことを特徴とす
   る請求項１記載の論理回路試験装置。