JPH08263395A - バス状態分析器及びその内部バス試し方法 - Google Patents
バス状態分析器及びその内部バス試し方法Info
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- JPH08263395A JPH08263395A JP7333726A JP33372695A JPH08263395A JP H08263395 A JPH08263395 A JP H08263395A JP 7333726 A JP7333726 A JP 7333726A JP 33372695 A JP33372695 A JP 33372695A JP H08263395 A JPH08263395 A JP H08263395A
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- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
- G06F11/3466—Performance evaluation by tracing or monitoring
- G06F11/349—Performance evaluation by tracing or monitoring for interfaces, buses
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 バスに基づく多重プロセッサコンピュ−タ−
システムに使用されるバス状態分析器を提供する。 【解決手段】 システムバスを試すための試し用デ−タ
を貯蔵し、システムバスを試すとき、前記試し用デ−タ
を前記システムバスに駆動するためのバス試し手段と、
前記システムバスのデ−タをトレ−スして順に記録する
ためのトレ−スメモリ手段と、前記システムバスから発
生された信号線の値を前記トレ−スメモリ手段に貯蔵
し、貯蔵を中止するためのメモリ制御手段と、トレ−ス
命令及びトリガ−命令を発生して前記メモリ制御手段に
出力し、前記トレ−スメモリ手段に貯蔵されたトレ−ス
デ−タを読み出して前記読み出されたデ−タを前記バス
試し手段から出力された試し用デ−タと比較するための
制御手段とを含むことを特徴とし、他のボ−ドに係わら
ず、かつ、他の別途の装置がなくても内部バスに対する
試しを自動化することができる。
システムに使用されるバス状態分析器を提供する。 【解決手段】 システムバスを試すための試し用デ−タ
を貯蔵し、システムバスを試すとき、前記試し用デ−タ
を前記システムバスに駆動するためのバス試し手段と、
前記システムバスのデ−タをトレ−スして順に記録する
ためのトレ−スメモリ手段と、前記システムバスから発
生された信号線の値を前記トレ−スメモリ手段に貯蔵
し、貯蔵を中止するためのメモリ制御手段と、トレ−ス
命令及びトリガ−命令を発生して前記メモリ制御手段に
出力し、前記トレ−スメモリ手段に貯蔵されたトレ−ス
デ−タを読み出して前記読み出されたデ−タを前記バス
試し手段から出力された試し用デ−タと比較するための
制御手段とを含むことを特徴とし、他のボ−ドに係わら
ず、かつ、他の別途の装置がなくても内部バスに対する
試しを自動化することができる。
Description
【０００１】
【発明の属する技術分野】本発明はバスに基づく多重プ
ロセッサコンピュ−タ−システムに用いられるバス状態
分析器に係り、特に別途の外部信号を入力することなく
それ自体の内部のデ−タ経路を試すことができるバス状
態分析器及びそのバス状態分析器の内部デ−タ経路を試
すための方法に関する。
ロセッサコンピュ−タ−システムに用いられるバス状態
分析器に係り、特に別途の外部信号を入力することなく
それ自体の内部のデ−タ経路を試すことができるバス状
態分析器及びそのバス状態分析器の内部デ−タ経路を試
すための方法に関する。
【０００２】
【従来の技術】バスに基づく多重プロセッサコンピュ−
タ−システムの開発において、バス上にデ−タをどれほ
ど容易に分析するかは大事な要因となる。このようなバ
ス上のデ−タを分析するための道具は次のように大別さ
れる。その一つは一般にディジタル回路の試しに用いら
れるロジック分析器である。ところが、ロジック分析器
は高値の装備であるのみならず、限られたチャネル数に
よりバス上の全ての信号線が同時に観察しにくく、か
つ、設置と移動にも多くの不便さがある。
タ−システムの開発において、バス上にデ−タをどれほ
ど容易に分析するかは大事な要因となる。このようなバ
ス上のデ−タを分析するための道具は次のように大別さ
れる。その一つは一般にディジタル回路の試しに用いら
れるロジック分析器である。ところが、ロジック分析器
は高値の装備であるのみならず、限られたチャネル数に
よりバス上の全ての信号線が同時に観察しにくく、か
つ、設置と移動にも多くの不便さがある。
【０００３】他の一つはバス状態を分析するためにバス
上に装着するバス状態分析器である。かかるバス状態分
析器はボ−ド状に製作して使用することができるので、
設置及び移動が便利であり、バス上の全ての信号線を容
易に検査することができるという長所を有する。また、
ボ−ド状のバス状態分析器はコスト面においても一般の
ロジック分析器に比べて１／５程度に過ぎない。
上に装着するバス状態分析器である。かかるバス状態分
析器はボ−ド状に製作して使用することができるので、
設置及び移動が便利であり、バス上の全ての信号線を容
易に検査することができるという長所を有する。また、
ボ−ド状のバス状態分析器はコスト面においても一般の
ロジック分析器に比べて１／５程度に過ぎない。
【０００４】図１は一般の同期型バスに基づく多重プロ
セッサコンピュ−タ−システムの構成図であり、バック
プレインボ−ド１１内にプロセッサボ−ド１２、メモリ
ボ−ド１３、入出力処理器ボ−ド（Ｉ／Ｏ）１４及びバ
ス状態分析器用ボ−ド１５などが装着される。それぞれ
のボ−ドが他のボ−ドからデ−タを読み取ったり、他の
ボ−ドにデ−タを伝送するときは必ずバックプレインボ
−ド１１のシステムバスを経なければならない。
セッサコンピュ−タ−システムの構成図であり、バック
プレインボ−ド１１内にプロセッサボ−ド１２、メモリ
ボ−ド１３、入出力処理器ボ−ド（Ｉ／Ｏ）１４及びバ
ス状態分析器用ボ−ド１５などが装着される。それぞれ
のボ−ドが他のボ−ドからデ−タを読み取ったり、他の
ボ−ドにデ−タを伝送するときは必ずバックプレインボ
−ド１１のシステムバスを経なければならない。
【０００５】図２は従来のバス状態分析器の構成ブロッ
ク図であり、図面符号２１はタ−ミナル、２２は中央処
理部（ＣＰＵ）、２３はメモリ制御部、２４はトレ−ス
メモリ、２５はバスインタ−フェ−ス部、そして２６は
システムバスである。使用者がタ−ミナル２１を通して
“トレ−スの開始”命令を入力すれば、中央処理部２２
は入力された命令語を解釈してメモリ制御部２３に出力
する。
ク図であり、図面符号２１はタ−ミナル、２２は中央処
理部（ＣＰＵ）、２３はメモリ制御部、２４はトレ−ス
メモリ、２５はバスインタ−フェ−ス部、そして２６は
システムバスである。使用者がタ−ミナル２１を通して
“トレ−スの開始”命令を入力すれば、中央処理部２２
は入力された命令語を解釈してメモリ制御部２３に出力
する。
【０００６】メモリ制御部２３は中央処理部２２からの
“トレ−スの開始”命令に応じてバスインタ−フェ−ス
部２５に制御信号を出力し、この制御信号に応じてバス
インタ−フェ−ス部２５は経路バッファ−を開けてシス
テムバス２６上のデ−タをトレ−スメモリ２４に伝送す
る。また、メモリ制御部２３はトレ−スメモリ２４にデ
−タを記録するアドレスと書き込み信号を出力すること
により、システムバス２６上のデ−タがトレ−スメモリ
２４に順に記録されるようにする。若し、トレ−スの途
中に中央処理部２２からトリガ−信号が入力されれば、
メモリ制御部２３はトレ−スメモリ２４に対する書き込
み信号の出力を中止し、バスインタ−フェ−ス部２５に
制御信号を出力してバスインタ−フェ−ス部２５の経路
バッファ−を閉める。すると、トレ−スメモリ２４はデ
−タの記録を中止して貯蔵されたデ−タを保つようにな
る。
“トレ−スの開始”命令に応じてバスインタ−フェ−ス
部２５に制御信号を出力し、この制御信号に応じてバス
インタ−フェ−ス部２５は経路バッファ−を開けてシス
テムバス２６上のデ−タをトレ−スメモリ２４に伝送す
る。また、メモリ制御部２３はトレ−スメモリ２４にデ
−タを記録するアドレスと書き込み信号を出力すること
により、システムバス２６上のデ−タがトレ−スメモリ
２４に順に記録されるようにする。若し、トレ−スの途
中に中央処理部２２からトリガ−信号が入力されれば、
メモリ制御部２３はトレ−スメモリ２４に対する書き込
み信号の出力を中止し、バスインタ−フェ−ス部２５に
制御信号を出力してバスインタ−フェ−ス部２５の経路
バッファ−を閉める。すると、トレ−スメモリ２４はデ
−タの記録を中止して貯蔵されたデ−タを保つようにな
る。
【０００７】中央処理部２２は使用者の要求に応じてト
レ−スメモリ２４に貯蔵されたデ−タを読み出してタ−
ミナル２１の画面上に示し、使用者は画面上に示された
デ−タを通してシステムバス２６が正常的に動作するか
を試すことができる。前述した従来のバス状態分析器で
はシステム次元の試し中にシステムバス２６上のデ−タ
を分析するために、毎クロックごとにシステムバス２６
上の全てのデ−タをトレ−スメモリ２４に貯蔵しなけれ
ばならない。それ故、トレ−スメモリ２４に一度に記録
されるデ−タビットの数はシステムバス２６の信号線の
数と同一である。
レ−スメモリ２４に貯蔵されたデ−タを読み出してタ−
ミナル２１の画面上に示し、使用者は画面上に示された
デ−タを通してシステムバス２６が正常的に動作するか
を試すことができる。前述した従来のバス状態分析器で
はシステム次元の試し中にシステムバス２６上のデ−タ
を分析するために、毎クロックごとにシステムバス２６
上の全てのデ−タをトレ−スメモリ２４に貯蔵しなけれ
ばならない。それ故、トレ−スメモリ２４に一度に記録
されるデ−タビットの数はシステムバス２６の信号線の
数と同一である。
【０００８】一方、バックプレインボ−ド１１及びバス
状態分析器１５は他のボ−ド、即ち、プロセッサボ−ド
１２、メモリボ−ド１３、入出力処理器ボ−ド１４など
を試すのに用いられるので、これらボ−ドより先に試し
が先行されるべきであり、このバス状態分析器の試しに
は多くの難点がある。第一に、試すデ−タの信号線が多
い。システムバス２６から中央処理部２２に至る内部デ
−タ経路２２１，２４１，２５１内の信号線の数は同一
であり、一般にその数はほぼ１００〜４００本程度にな
る。それ故、この全ての信号線に対する試しを完了する
ためには多くの時間と努力が要求される。
状態分析器１５は他のボ−ド、即ち、プロセッサボ−ド
１２、メモリボ−ド１３、入出力処理器ボ−ド１４など
を試すのに用いられるので、これらボ−ドより先に試し
が先行されるべきであり、このバス状態分析器の試しに
は多くの難点がある。第一に、試すデ−タの信号線が多
い。システムバス２６から中央処理部２２に至る内部デ
−タ経路２２１，２４１，２５１内の信号線の数は同一
であり、一般にその数はほぼ１００〜４００本程度にな
る。それ故、この全ての信号線に対する試しを完了する
ためには多くの時間と努力が要求される。
【０００９】第二に、バス状態分析器は他のボ−ドの試
し段階前に試しが完了されるべきなので、システムバス
に試し用デ−タを印加するボ−ドがない。たとえ、他の
ボ−ドの試しが既に完了されたとしても、このボ−ドが
システムバス上に駆動しうるバスの信号線は限られてい
るので、バスプロトコ−ルにより定義される順序と値の
みを駆動することができる。したがって、バス状態分析
器の内部経路すべてを駆動することは困難である。
し段階前に試しが完了されるべきなので、システムバス
に試し用デ−タを印加するボ−ドがない。たとえ、他の
ボ−ドの試しが既に完了されたとしても、このボ−ドが
システムバス上に駆動しうるバスの信号線は限られてい
るので、バスプロトコ−ルにより定義される順序と値の
みを駆動することができる。したがって、バス状態分析
器の内部経路すべてを駆動することは困難である。
【００１０】即ち、図２のトレ−スメモリ２４から中央
処理部２２に至るデ−タ経路２２１は中央処理部２２が
試しデ−タをトレ−スメモリ２４に記録したり読み出す
過程を通して試すことができるが、システムバス２６か
らトレ−スメモリ２４に至るデ−タ経路２４１，２５１
は試すことが殆ど不可能である。したがって、従来はシ
ステムバス２６からトレ−スメモリ２４に至るデ−タ経
路２４１，２５１を試すためにシステムバス２６の各信
号線ごとに手作業で一連の試しデ−タを入力し、これを
オシロスコ−プなどの装備を用いて一つずつ検証した。
このような方式の試しはシステムバス２６の信号線の増
加につれて試し回数が線形的に増えるという問題があっ
た。
処理部２２に至るデ−タ経路２２１は中央処理部２２が
試しデ−タをトレ−スメモリ２４に記録したり読み出す
過程を通して試すことができるが、システムバス２６か
らトレ−スメモリ２４に至るデ−タ経路２４１，２５１
は試すことが殆ど不可能である。したがって、従来はシ
ステムバス２６からトレ−スメモリ２４に至るデ−タ経
路２４１，２５１を試すためにシステムバス２６の各信
号線ごとに手作業で一連の試しデ−タを入力し、これを
オシロスコ−プなどの装備を用いて一つずつ検証した。
このような方式の試しはシステムバス２６の信号線の増
加につれて試し回数が線形的に増えるという問題があっ
た。
【００１１】
【発明が解決しようとする課題】本発明の目的は多重プ
ロセッサコンピュ−タ−システムで別途の外部信号を入
力せずにそれ自体の内部のデ−タ経路を試すことができ
るバス状態分析器を提供することにある。本発明の他の
目的は多重プロセッサコンピュ−タ−システムで別途の
外部信号を入力せずに内部デ−タ経路をそれ自体で試す
ためのバス状態分析器の内部バス試し方法を提供するこ
とにある。
ロセッサコンピュ−タ−システムで別途の外部信号を入
力せずにそれ自体の内部のデ−タ経路を試すことができ
るバス状態分析器を提供することにある。本発明の他の
目的は多重プロセッサコンピュ−タ−システムで別途の
外部信号を入力せずに内部デ−タ経路をそれ自体で試す
ためのバス状態分析器の内部バス試し方法を提供するこ
とにある。
【００１２】
【課題を解決するための手段】前記の目的を達成するた
めの本発明による多重プロセッサシステムのバス状態分
析器は、多数のプロセッサボ−ドがシステムバスにより
共通に連なる多重プロセッサシステムにおいて、システ
ムバスを試すためのデ−タを貯蔵し、システムバスを試
すとき、前記試し用デ−タを前記システムバスに出力す
るためのバス試し手段と、前記システムバスのデ−タを
順に記録するためのトレ−スメモリ手段と、トレ−ス命
令に応じて前記システムバスから発生された信号線の値
を前記トレ−スメモリ手段に貯蔵し、トリガ−命令に応
じて貯蔵を中止するためのメモリ制御手段と、トレ−ス
命令及びトリガ−命令を発生して前記メモリ制御手段に
出力し、前記トレ−スメモリ手段に貯蔵されたトレ−ス
デ−タを読み出して前記読み出されたデ−タを前記バス
試し手段から出力された試し用デ−タと比較するための
制御手段とを含むことを特徴とする。
めの本発明による多重プロセッサシステムのバス状態分
析器は、多数のプロセッサボ−ドがシステムバスにより
共通に連なる多重プロセッサシステムにおいて、システ
ムバスを試すためのデ−タを貯蔵し、システムバスを試
すとき、前記試し用デ−タを前記システムバスに出力す
るためのバス試し手段と、前記システムバスのデ−タを
順に記録するためのトレ−スメモリ手段と、トレ−ス命
令に応じて前記システムバスから発生された信号線の値
を前記トレ−スメモリ手段に貯蔵し、トリガ−命令に応
じて貯蔵を中止するためのメモリ制御手段と、トレ−ス
命令及びトリガ−命令を発生して前記メモリ制御手段に
出力し、前記トレ−スメモリ手段に貯蔵されたトレ−ス
デ−タを読み出して前記読み出されたデ−タを前記バス
試し手段から出力された試し用デ−タと比較するための
制御手段とを含むことを特徴とする。
【００１３】前記他の目的を達成するための本発明によ
るバス状態分析器の内部バス試し方法は、多数のプロセ
ッサボ−ドがシステムバスにより共通に連なる多重プロ
セッサシステムで前記システムバスを試すために提供さ
れるバス状態分析器の内部バスを試す方法において、シ
ステムバスを試すためのデ−タを発生して第１貯蔵手段
に貯蔵する過程と、前記第１貯蔵手段の試し用デ−タを
システムバス上に出力する過程と、システムバスのデ−
タをトレ−スするための命令を発生する過程と、前記ト
レ−ス命令に応じてシステムバスから発生される信号線
の値をトレ−スして第２貯蔵手段に貯蔵する過程と、ト
レ−スを中止するためのトリガ−命令を発生する過程
と、前記トリガ−命令に応じて前記第２貯蔵手段への貯
蔵を中止する過程と、前記第１貯蔵手段の試し用デ−タ
を前記第２貯蔵手段のトレ−スデ−タと比較する過程と
を含むことを特徴とする。
るバス状態分析器の内部バス試し方法は、多数のプロセ
ッサボ−ドがシステムバスにより共通に連なる多重プロ
セッサシステムで前記システムバスを試すために提供さ
れるバス状態分析器の内部バスを試す方法において、シ
ステムバスを試すためのデ−タを発生して第１貯蔵手段
に貯蔵する過程と、前記第１貯蔵手段の試し用デ−タを
システムバス上に出力する過程と、システムバスのデ−
タをトレ−スするための命令を発生する過程と、前記ト
レ−ス命令に応じてシステムバスから発生される信号線
の値をトレ−スして第２貯蔵手段に貯蔵する過程と、ト
レ−スを中止するためのトリガ−命令を発生する過程
と、前記トリガ−命令に応じて前記第２貯蔵手段への貯
蔵を中止する過程と、前記第１貯蔵手段の試し用デ−タ
を前記第２貯蔵手段のトレ−スデ−タと比較する過程と
を含むことを特徴とする。
【００１４】
【発明の実施の形態】添付した図面に基づき本発明を詳
細に説明する。図３は本発明による多重プロセッサコン
ピュ−タ−システムに用いられるバス状態分析器の構成
を説明するためのブロック図である。図面符号３１は使
用者が命令を入力したり試し結果を確かめるためのタ−
ミナル、３２は該当プロセッサボ−ドの動作を制御する
中央処理部（ＣＰＵ）、３６はシステムバス、３４はシ
ステムバス３６のデ−タを貯蔵するためのトレ−スメモ
リ、３５はシステムバス３６とトレ−スメモリ３４の間
をインタ−フェ−スするバスインタ−フェ−ス部、３３
はバスインタ−フェ−ス部３５及びトレ−スメモリ３４
の動作を制御するメモリ制御部、そして、３７はシステ
ムバス３６を試すためのバス試し部である。
細に説明する。図３は本発明による多重プロセッサコン
ピュ−タ−システムに用いられるバス状態分析器の構成
を説明するためのブロック図である。図面符号３１は使
用者が命令を入力したり試し結果を確かめるためのタ−
ミナル、３２は該当プロセッサボ−ドの動作を制御する
中央処理部（ＣＰＵ）、３６はシステムバス、３４はシ
ステムバス３６のデ−タを貯蔵するためのトレ−スメモ
リ、３５はシステムバス３６とトレ−スメモリ３４の間
をインタ−フェ−スするバスインタ−フェ−ス部、３３
はバスインタ−フェ−ス部３５及びトレ−スメモリ３４
の動作を制御するメモリ制御部、そして、３７はシステ
ムバス３６を試すためのバス試し部である。
【００１５】バス試し部３７は試し用デ−タを貯蔵する
ための多数のレジスタを含むパタ−ンレジスタ部３７
２、システムバス３６上に出力する試し用デ−タを貯蔵
しているパタ−ンレジスタ部３７２内のレジスタの数に
対する情報が記録されるＮＯＰ（Number of Pattern)レ
ジスタ３７１、そして、バス試し部３７の全体的な動作
を制御する試し制御部３７３を含めて構成される。
ための多数のレジスタを含むパタ−ンレジスタ部３７
２、システムバス３６上に出力する試し用デ−タを貯蔵
しているパタ−ンレジスタ部３７２内のレジスタの数に
対する情報が記録されるＮＯＰ（Number of Pattern)レ
ジスタ３７１、そして、バス試し部３７の全体的な動作
を制御する試し制御部３７３を含めて構成される。
【００１６】本発明によるバス状態分析器はそれ自体で
システムバス３６上の全ての信号線に試し用デ−タを出
力することができるバス試し部３７を備え、バス試し部
３７から出力される試し用デ−タをトレ−スメモリ３４
に貯蔵し、試し用デ−タとトレ−スメモリ３４に貯蔵さ
れたデ−タを互いに比較することにより、内部デ−タの
経路に対する試しを行う。
システムバス３６上の全ての信号線に試し用デ−タを出
力することができるバス試し部３７を備え、バス試し部
３７から出力される試し用デ−タをトレ−スメモリ３４
に貯蔵し、試し用デ−タとトレ−スメモリ３４に貯蔵さ
れたデ−タを互いに比較することにより、内部デ−タの
経路に対する試しを行う。
【００１７】前記構成による動作の説明を図３及び図４
を参照して詳細に説明する。まず、トレ−スメモリ３４
から中央処理部３２に至るデ−タ経路３２１に対する試
しは中央処理部３２がトレ−スメモリ３４に試し用デ−
タを直接的に記録し、記録された試し用デ−タを読み出
してトレ−スメモリ３４に貯蔵されたデ−タと比べるこ
とにより行われ、これは前述した従来の技術と差がな
い。
を参照して詳細に説明する。まず、トレ−スメモリ３４
から中央処理部３２に至るデ−タ経路３２１に対する試
しは中央処理部３２がトレ−スメモリ３４に試し用デ−
タを直接的に記録し、記録された試し用デ−タを読み出
してトレ−スメモリ３４に貯蔵されたデ−タと比べるこ
とにより行われ、これは前述した従来の技術と差がな
い。
【００１８】次いで、システムバス３６からトレ−スメ
モリ３４に至るデ−タ経路３４１，３５１に対する試し
は次のように行われる。中央処理部３２は試し制御部３
７３を制御してデ−タをパタ−ンレジスタ部３７２に記
録し、システムバス３６上に駆動する総パタ−ンの数を
ＮＯＰレジスタ３７１に記録する（段階４１）。
モリ３４に至るデ−タ経路３４１，３５１に対する試し
は次のように行われる。中央処理部３２は試し制御部３
７３を制御してデ−タをパタ−ンレジスタ部３７２に記
録し、システムバス３６上に駆動する総パタ−ンの数を
ＮＯＰレジスタ３７１に記録する（段階４１）。
【００１９】そして、試し制御部３７３は中央処理部３
２からの制御信号に応じてパタ−ンレジスタ部３７２及
びＮＯＰレジスタ３７１のデ−タ入出力を制御し、パタ
−ンレジスタ部３７２に貯蔵された試し用デ−タをＮＯ
Ｐレジスタ３７１に記録されたパタ−ンの数だけバスイ
ンタ−フェ−ス部３５を通してシステムバス３６上に出
力する（段階４２）。
２からの制御信号に応じてパタ−ンレジスタ部３７２及
びＮＯＰレジスタ３７１のデ−タ入出力を制御し、パタ
−ンレジスタ部３７２に貯蔵された試し用デ−タをＮＯ
Ｐレジスタ３７１に記録されたパタ−ンの数だけバスイ
ンタ−フェ−ス部３５を通してシステムバス３６上に出
力する（段階４２）。
【００２０】中央処理部３２はシステムバス３６上のデ
−タに対して“トレ−ス開始”命令をし（段階４３）、
メモリ制御部３３はバスインタ−フェ−ス部３５及びト
レ−スメモリ３４を制御してシステムバス３６上のデ−
タをトレ−スメモリ３４に貯蔵するようにする（段階４
４）。中央処理部３２はパタ−ンレジスタ部３７２から
出力された全ての試し用デ−タがトレ−スメモリ３４へ
の貯蔵に充分な時間が経過すれば、トレ−スを中止させ
（段階４５）、トレ−スメモリ３４に貯蔵されたデ−タ
を読み出してパタ−ンレジスタ部３７２に記録された試
し用デ−タと互いに比較する（段階４６）。
−タに対して“トレ−ス開始”命令をし（段階４３）、
メモリ制御部３３はバスインタ−フェ−ス部３５及びト
レ−スメモリ３４を制御してシステムバス３６上のデ−
タをトレ−スメモリ３４に貯蔵するようにする（段階４
４）。中央処理部３２はパタ−ンレジスタ部３７２から
出力された全ての試し用デ−タがトレ−スメモリ３４へ
の貯蔵に充分な時間が経過すれば、トレ−スを中止させ
（段階４５）、トレ−スメモリ３４に貯蔵されたデ−タ
を読み出してパタ−ンレジスタ部３７２に記録された試
し用デ−タと互いに比較する（段階４６）。
【００２１】パタ−ンレジスタ部３７２に記録される試
し用デ−タのパタ−ンを変えながら、前述した試しを繰
り返すことにより、全てのデ−タ経路に対する短絡、干
渉などを含む誤動作を確かめることができる。一方、パ
タ−ンレジスタ部３７２の各レジスタのビット数はシス
テムバス３６の信号線の数と同一にすることにより、シ
ステムバス３６上に試し用デ−タを一度に出力させるよ
うにする。
し用デ−タのパタ−ンを変えながら、前述した試しを繰
り返すことにより、全てのデ−タ経路に対する短絡、干
渉などを含む誤動作を確かめることができる。一方、パ
タ−ンレジスタ部３７２の各レジスタのビット数はシス
テムバス３６の信号線の数と同一にすることにより、シ
ステムバス３６上に試し用デ−タを一度に出力させるよ
うにする。
【００２２】また、パタ−ンレジスタ部３７２の各レジ
スタのビット数はシステムバス３６の信号線の数より小
さくすることができる。この場合、若し、パタ−ンレジ
スタ部３７２の各レジスタのビット数がｎビットであ
り、システムバス３６の信号線の数がｍであれば、ｎ：
ｍ分配器（図示せず）を用いて同一な試し用デ−タを多
数回繰り返してシステムバス３６上に印加させることに
より試しに適用することができる。
スタのビット数はシステムバス３６の信号線の数より小
さくすることができる。この場合、若し、パタ−ンレジ
スタ部３７２の各レジスタのビット数がｎビットであ
り、システムバス３６の信号線の数がｍであれば、ｎ：
ｍ分配器（図示せず）を用いて同一な試し用デ−タを多
数回繰り返してシステムバス３６上に印加させることに
より試しに適用することができる。
【００２３】
【発明の効果】前述したように本発明は別途の外部信号
を入力せずに内部バスをそれ自体で試すことができる多
重プロセッサシステムに用いられるバス状態分析器とそ
の内部バスの試し方法を提供し、他のボ−ドに係わら
ず、かつ、他の別途の装置がなくても内部バスに対する
短絡、干渉、誤動作などの試しを自動化することができ
る。
を入力せずに内部バスをそれ自体で試すことができる多
重プロセッサシステムに用いられるバス状態分析器とそ
の内部バスの試し方法を提供し、他のボ−ドに係わら
ず、かつ、他の別途の装置がなくても内部バスに対する
短絡、干渉、誤動作などの試しを自動化することができ
る。
【図１】一般的なバスに基づく多重プロセッサコンピュ
−タ−システムの構成図である。
−タ−システムの構成図である。
【図２】従来のバス状態器の分析器の構成図である。
【図３】本発明によるバス状態分析器の構成ブロック図
である。
である。
【図４】本発明によるバス状態分析器の内部バス試し方
法を説明するためのフロ−チャ−トである。
法を説明するためのフロ−チャ−トである。
３１ ターミナル ３２ 中央処理部（ＣＰＵ） ３３ メモリ制御部 ３４ トレースメモリ ３５ バスインターフェース部 ３６ システムバス ３７ バス試し部 ３２１，３４１，３５１ データ経路 ３７１ ＮＯＰレジスタ ３７２ パターンレジスタ部 ３７３ 試し制御部
Claims (5)
- 【請求項１】 多数のプロセッサボ−ドがシステムバス
により共通に連なる多重プロセッサシステムで前記シス
テムバスを試すためのバス状態分析器において、 システムバスを試すためのデ−タを貯蔵し、システムバ
スを試すとき、前記試し用デ−タを前記システムバスに
出力するためのバス試し手段と、 前記システムバスのデ−タを順に記録するためのトレ−
スメモリ手段と、 トレ−ス命令に応じて前記システムバス上のデ−タを前
記トレ−スメモリ手段に貯蔵し、トリガ−命令に応じて
貯蔵を中止するように前記トレ−スメモリ手段を制御す
るメモリ制御手段と、 前記トレ−ス命令及び前記トリガ−命令を発生して前記
メモリ制御手段に出力し、前記トレ−スメモリ手段に貯
蔵されたトレ−スデ−タを読み出して前記読み出された
デ−タを前記バス試し手段から出力された試し用デ−タ
と比較するための制御手段とを含むことを特徴とするバ
ス状態分析器。 - 【請求項２】 前記バス試し手段は、 前記試し用デ−タを貯蔵するための第１貯蔵手段と、 前記第１貯蔵手段に貯蔵された試し用デ−タの数に対す
る情報を貯蔵するための第２貯蔵手段と、 前記第１貯蔵手段に貯蔵された試し用デ−タを前記シス
テムバスに前記第２貯蔵手段に記録されたデ−タの数だ
け繰り返して出力するよう前記第１及び第２貯蔵手段を
制御する試し制御手段とを含むことを特徴とする請求項
１記載のバス状態分析器。 - 【請求項３】 前記第１貯蔵手段において一つの試し用
デ−タのためのビットの数が前記システムバスの信号線
の数と同一であることを特徴とする請求項２記載のバス
状態分析器。 - 【請求項４】 前記第１貯蔵手段において一つの試し用
デ−タのためのビットの数が前記システムバスの信号線
の数より少なく、前記システムバスを一回試すために前
記第１貯蔵手段の試し用デ−タを多数回繰り返して前記
システムバスに出力するための分配手段をさらに含むこ
とを特徴とする請求項２記載のバス状態分析器。 - 【請求項５】 多数のプロセッサボ−ドがシステムバス
により共通に連なる多重プロセッサシステムで前記シス
テムバスを試すためのバス状態分析器の内部バスを試す
方法において、 システムバスを試すためのデ−タを発生して第１貯蔵手
段に貯蔵する過程と、 前記第１貯蔵手段に貯蔵された試し用デ−タをシステム
バスに出力する過程と、 システムバスのデ−タをトレ−スするための命令を発生
する過程と、 前記トレ−ス命令に応じてシステムバス上のデ−タをト
レ−スして第２貯蔵手段に貯蔵する過程と、 トレ−スを中止するためのトリガ−命令を発生する過程
と、 前記トリガ−命令に応じて前記第２貯蔵手段への貯蔵を
中止する過程と、 前記第１貯蔵手段の試し用デ−タと前記第２貯蔵手段の
トレ−スデ−タとを比較する過程とを含むことを特徴と
するバス状態分析器の内部バス試し方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR35974/1994 | 1994-12-22 | ||
| KR1019940035974A KR0149891B1 (ko) | 1994-12-22 | 1994-12-22 | 버스상태분석기 및 그 내부버스시험방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08263395A true JPH08263395A (ja) | 1996-10-11 |
Family
ID=19402908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7333726A Pending JPH08263395A (ja) | 1994-12-22 | 1995-12-21 | バス状態分析器及びその内部バス試し方法 |
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| Country | Link |
|---|---|
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| JP (1) | JPH08263395A (ja) |
| KR (1) | KR0149891B1 (ja) |
| CN (1) | CN1093288C (ja) |
| TW (1) | TW345635B (ja) |
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| US7979662B2 (en) | 2007-12-28 | 2011-07-12 | Sandisk Il Ltd. | Storage device with transaction indexing capability |
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- 1995-12-06 US US08/568,386 patent/US5850512A/en not_active Expired - Lifetime
- 1995-12-21 JP JP7333726A patent/JPH08263395A/ja active Pending
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