JPH0438520A - ２進数データ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、２進数データ変換装置に関し、さらに特定
的には、正の２進数データを２の補数表現された負の２
進数データに変換し、かっ２の補数表現された負の２進
数データを正の２進数データに変換するための装置に関
する。

［従来の技術］ 周知のごとく、２進数データの２の補数表現は、コンピ
ュータ等の演算装置において、減算処理を簡易化するた
めに用いられている。ここで、２の補数表現について簡
単に説明する。ある２進数データを２の補数データに変
換する操作は、当該２進数データの全ビットを反転した
後、最下位ビットに１を加えることにより行なわれる。

たとえば、４ビツトの２進数データ“０１０１°　（＝
＋５）を２の補数データに変換すると、“１０１１”（
＝−５）となる。ここで、２進数データの最上位ビット
は符号（サイン）ビットとして取扱われ、そのデータが
正であるか負であるかを表わす。すなわち、符号ビット
が“０”の場合はそのデータの値が正であることを表わ
し、′１”の場合はそのデータの値が負であることを表
わす。なお、通常、２の補数表現は負の値のデータを表
わすときにのみ用いられている。したがって、演算のた
めに正の値のデータが必要なときは、２の補数表現され
ていない正の２進数データ（符号ビット“０”を有する
データ）がそのまま用いられる。

ところで、２進数データの演算の過程においては、正の
２進数データを２の補数表現された負の２進数データに
変換したり、また逆に２の補数表現された負の２進数デ
ータを正の２進数データに変換する必要のある場合があ
る。このような変換を可能にするために、従来はたとえ
ば第３図に示されるような２進数データ変換装置が提案
されていた。

第３図は、Ｄｏｎａｌｄ　　Ｌ、　　Ｄｉｅｔｍｅｙｅ
ｒ著の文献であるｌ”Ｌｏｇｉｃ　　Ｄｅｓｉｇｎ　　
ｏｆ　　Ｄｉｇｉｔａｌ　　ＳｙｓｔｅｍｓＪ　ｐ２０
７のＦｉｇ、３．３２　２’　ｓ　　Ｃｏｍｐｌｅｍｅ
ｎｔ　　Ａｒｉｔｈｍｅｔｉｃ　　Ｓｙｓｔｅｍ　　Ａ
ＤＰＳＵＢ２ｃに開示されている４ビ・ントの２進数デ
ータ変換装置を示すブロック図である。

図において、入力端子１ａ〜１ｄには、正の２進数デー
タまたは２の補数表現された負の２進数データが入力さ
れる。入力端子１ａ〜１ｄから入力された４ビツトの２
進数データは、それぞれ、インバータ２ａ〜２ｄによっ
て反転された後、半加算器３ａ〜３ｄの一方入力端Ｘに
入力される。半加算器３ｂ〜３ｄの各他方入力端Ｙには
、それぞれ前段の半加算器の桁上出力が入力されて０る
。

また、初段の半加算器３ａの他方入力端Ｙには、“１”
が固定的に与えられている。各半加算器３ａ〜３ｄの出
力は、それぞれ出力端子４ａ〜４ｄに与えられる。これ
ら出力端子４ａ〜４ｄから変換後の２進数データが導出
される。なお、最終段の半加算器３ｄの桁上出力が与え
られる出力端子４ｅは通常は使用されない。

次に、第３図に示す従来の２進数データ変換装置の動作
について説明する。いま、たとえば４ビツトの正の２進
数データ“０１０１”　（＝　＋　、５　）を２の補数
表現された負の２進数データに変換する場合を考えてみ
る。第３図に示すように、入力端子１ａ〜１ｄに入力さ
れた４ビツトの２進数データ“０１０１”は、インバー
タ２ａ〜２ｄによって全ビットが反転され“１０１０″
となる。この反転された各ビット信号は、それぞれ半加
算器３８〜３ｄの一方入力端Ｘに与えられる。したがっ
て、最下位ビットの半加算器３ａの一方入力端Ｘには“
０”が入力される。この半加算器３ａの他方入力端Ｙに
は“１”が固定的に与えられている。したがって、半加
算器３ａでは、 ０＋１＝１　　　（桁上出力“０″） の演算が行なわれる。その結果、出力端子４ａからは“
１”が出力される。また、半加算器３ａの桁上出力“０
”は次段の半加算器３ｂの他方入力端Ｙに入力される。

以下、同様の演算が半加算器３ｂ〜３ｄで行なわれ、結
果として２の補数表現された負の２進数データである“
１０１１”　（＝−５）が出力端子４ａ〜４ｄから出力
される。

ところで、第３図に示す各半加算器３ａ〜３ｄは、第４
図に示すようにＡＮＤゲート６と排他的論理和回路７と
によって構成されている。さらに、第４図に示すＡＮＤ
ゲート６は、第５図に示すようにＮＡＮＤゲート６１と
インバータ６２とによって構成されている。また、排他
的論理和回路７は、２個のインバータ７１および７２と
、２個のトランスミッションゲート７３および７４とに
よって構成されている。

［発明が解決しようとする課題］ 従来の２進数デ一タ変換回路は、上記のごとく構成され
ていたので、半加算器の桁上出力による信号の遅延が生
じ、動作速度が遅くなるという問題点があった。また、
従来の２進数デ一タ変換回路は、第４図および第５図に
示されるような複雑な構成の半加算器を用いているため
、必要とするトランジスタ数が多くなり、回路が高価に
なってしまうという問題点もあった。具体的には、第３
図に示されるような原理でｎビットの２進数デー夕を処
理する２進数デ一タ変換回路を構成した場合、１６Ｘｎ
個のトランジスタが必要となる。したがって、第３図に
示す４ビツトの半加算器では、１６Ｘ４＝６４個のトラ
ンジスタが必要となる。

この発明の目的は、動作速度が改善された２進数データ
変換装置を提供することである。

この発明の他の目的は、構成が簡単であり、必要とする
素子数が少なくてすみ、安価な２進数データ変換装置を
提供することである。

［課題を解決するための手段］ この発明に係る２進数データ変換装置は、入力された２
進数データの最下位ビット信号に対応して設けられる第
１の回路手段と、入力された２進数データの最下位ビッ
ト信号以外のビット信号のそれぞれに対応して設けられ
る複数の第２の回路手段とを備えている。第１の回路手
段は、入力された２進数データの最下位ビット信号をそ
のまま出力する手段を含んでいる。第２の回路手段は、
対応するビット信号よりも下位側の各ビット信号の論理
状態に応じて、当該対応するビット信号の反転信号と非
反転信号とのいずれかを選択的に出力するための反転／
非反転信号出力手段を含んでいる。

［作用］ この発明においては、入力された２進数データのあるビ
ット信号を処理する際に、そのビット信号よりも下位側
の各ビット信号の論理状態に応じて出力ビツト信号の論
理を決定するようにしているので、従来の２進数デ一タ
変換回路のように桁上遅延が発生することがなく、処理
動作をより高速化することができる。また、第１の回路
手段は単なる信号線で構成でき、また第２の回路手段は
、簡単な論理ゲートで構成できるので、必要とする素子
数も少なくてすむ。

［実施例］ 第１図は、この発明の一実施例に係る２進数データ変換
装置の構成を示す論理回路図である。図において、入力
端子１ａ〜１ｎには、ｎビットの２進数データが並列に
与えられる。この２進数データは、符号ビットとして“
０”を有する正の２進数データであってもよいし、また
符号ビットとして“１”を有する２の補数表現された負
の２進数データであってもよい。入力端子１ａに与えら
れるビット信号が上記２進数データの最下位ビット信号
であり、入力端子１ｎに与えられるビット信号が上記２
進数データの最上位ビット信号（符号ビット）である。

入力端子１ａから入力される最下位ビット信号は、信号
線１０を介して直接出力端子４ａに与えられる。入力端
子１ｂ〜１ｎから入力される各ビット信号は、それぞれ
、排他的論理和回路８ｂ〜８ｎの一方入力端Ｘに与えら
れる。最下位ビットから１ビツト目の排他的論理和回路
８ｂの他方入力端Ｙには、入力端子１ａから入力される
最下位ビット信号が与えられる。その他の排他的論理和
回路８ｃ〜８ｎには、それぞれ対応してＯＲゲート９ｃ
〜９ｎが設けられる。各ＯＲアゲ−９ｃ〜９ｎには、そ
れぞれ対応するビット信号よりも下位側のビット信号が
入力される。

たとえば、ＯＲアゲ−９ｄについてみると、対応するビ
ット信号すなわち入力端子１ｄからのビット信号よりも
下位側のビット信号すなわち入力端子１ａ〜１ｃからの
ビット信号が入力されている。

各ＯＲゲート９０〜９ｎの出力は、それぞれ、排他的論
理和回路８０〜８ｎの他方入力端Ｙに与えられる。各排
他的論理和回路８ｂ〜８ｎの出力端２は、それぞれ、出
力端子４ｂ〜４ｎと接続されている。なお、排他的論理
和回路８ｂ〜８ｎは、他方入力端Ｙに与えられる信号の
論理に応じて、一方入力端Ｘに与えられるビット信号の
反転信号と非反転信号とを切換えて出力するための切換
手段の一例を構成している。

第２Ａ図は、第１図に示される各排他的論理和回路８ｂ
〜８ｎのいずれか１つの構成を示す回路図である。図に
おいて、一方入力端Ｘに与えられたビット信号は、トラ
ンスミッションゲート８２を介して出力端Ｚに出力され
る。また、一方入力端Ｘに入力されたビット信号は、イ
ンバータ８１およびトランスミッションゲート８３を介
して出力端２に出力される。トランスミッションゲート
８２は、並列に接続されたＮチャネルＭＯ５ｈうンジス
タ８２ａとＰチャネルＭＯＳトランジスタ８２ｂとによ
って構成されている。同様に、トランスミッションゲー
ト８３は、並列に接続されたＮチャネルＭＯ８）ランジ
スタ８３ａとＰチャネルＭＯ８）ランジスタ８３ｂとに
よって構成されている。他方入力端Ｙに与えられた信号
は、直接にＰチャネルＭＯＳトランジスタ８２ｂのゲー
トおよびＮチャネルＭＯ３）ランジスタ８３ａのゲート
に与えられる。また、他方入力端Ｙに与えられた信号は
、インバータ８４によって反転された後、ＮチャネルＭ
Ｏ３）ランジスタ８２ａおよびＰチャネルＭＯＳトラン
ジスタ８３ｂに与えられる。したがって、他方入力端Ｙ
に与えられた信号に応じてトランスミッションゲート８
２と８３とが相補的にオン・オフされるように構成され
ている。

次に、第１図および第２Ａ図に示す実施例の動作原理を
説明する。いま、Ｎビットの２進数データＡ（＝ａＮ・
・・ａｌ）を、Ｎビットの２進数データＢ（＝ｂＮ・・
・ｂｌ）に変換する場合を考えてみる。なお、２進数デ
ータＡは正の２進数データ（または２の補数表現された
負の２進数データ）であり、２進数データＢは２の補数
表現された負の２進数データ（または正の２進数データ
）である。変換前の２進数データＡの各ビットａ１〜ａ
Ｎと、変換後の２進数データＢの各ビットｂ１〜ｂＮと
の間には、以下の論理関係が存在する。

ｂｌ＝ａｌ ａ１＝０　ならば　ｂ２＝ａ２ ａ１＝１　ならば　ｂ２＝ａ２ ａｌ＋ａ２＝０　　ならば　ｂ３＝ａ３ａｌ＋ａ２＝１
　　ならば　ｂ３＝ａ３ａ　１＋ａ　２＋ａ　３＝０ ならば　ｂ４＝ａ４ ａ　１　＋ａ　２＋ａ　３＝１ ならば　ｂ４＝ａ４ ａｌ＋ａ２＋・　−・ａＮ−１＋ａＮ＝０ならば　ｂＮ
＝ａＮ ａｌ＋ａ２　　＋　拳　＃　　−ａＮ−１＋ａＮ＝１な
らば　ｂＮ＝ａＮ つまり、Ｎビットからなる２進数データＡの最下位ビッ
トａ１が直接変換後の２進数データＢの最下位ビットｂ
１となる。また、最下位ビットを除く上位ビットについ
ては、各出力ビットｂ２〜ｂＮが、対応する各人カビッ
ｈａ２〜ａＮの反転／非反転となる。そして、この反転
／非反転の切換は、当該入力ビットより下位側の入力ビ
ットの論理状態に応じて決定される。すなわち、当該入
力ビットより下位側の入力ビツトの中に１つでも“１”
があれば、出力ビットは入力ビットの反転信号となる。

第１図および第２Ａ図に示す実施例は、上記のような論
理関係を達成すべく構成されている。すなわち、対応す
る入力ビツト信号よりも下位側の入力ビツト信号の中に
１つでも“１”があるか否かの検出は、各ＯＲゲート９
０〜９ｎによって行なわれる。また、入力ビツト信号の
反転／非反転の切換は、各排他的論理和回路８ｂ〜８ｎ
によって行なわれる。すなわち、対応する入力ビツト信
号よりも下位のビット信号のすべてが“０”である場合
はその論理和演算結果が“０”となり、排他的論理和回
路の他方入力端Ｙには“０”すなわち“Ｌ”レベルの信
号が入力される。したがって、この場合トランスミッシ
ョンゲート８２がオンし、トランスミッションゲート８
３がオフする。その結果、排他的論理和回路の一方入力
端Ｘに与えられる入力ビツト信号は、トランスミッショ
ンゲート８２を介してそのまま出力端Ｚから出力される
。

一方、対応する入力ビツト信号よりも下位側の入力ビツ
ト信号の中に１つでも′１”があると、その論理和演算
結果が“１”となり、対応する排他的論理和回路の他方
入力端Ｙには“１”すなわち“Ｈ”レベルの信号が与え
られる。この場合、トランスミッションゲート８３がオ
ンし、トランスミッションゲート８２がオフする。その
結果、排他的論理和回路の一方入力端Ｘに与えられた入
力ビツト信号が、インバータ８１によって反転された後
、トランスミッションゲート８３を介して出力端２から
出力される。

次に、より具体的な事例に従って第１図および第２Ａ図
に示す実施例の動作を説明する。たとえば、２の補数表
現された４ビツトの２進数データ“１０１１″　（＝−
５）を、正の２進数データに変換する場合を考えてみる
。この場合、入力端子１ａ〜１ｄに入力された２進数デ
ータ“１０１１”のうち、最下位ビット信号は信号線１
０を介してそのまま出力端子４ａから出力される。その
他の上位ビットについては、下位側の入力ビツト信号の
中に“１”　（この場合は最下位ビット信号）があるの
で、すべて入力ビツト信号が反転されて出力される。つ
まり、出力端子４８〜４ｄには、正の値に変換された２
進数データ“０１０１”　（＝＋５）が出力される。

以上説明した実施例によれば、入力端子１ａ〜１ｎに２
進数データが入力されると、即座に変換後の２進数デー
タの各ビット信号の論理が決定されるので、第３図に示
すような従来の２進数デ一タ変換回路において生じてい
た桁上遅延がなく、高速動作が達成できる。また、２進
数データ変換装置を構成するに当り必要とされるトラン
ジスタの素子数についても、従来の２進数データ変換装
置に比べて低減することができる。厳密にいうと、第３
図に示す従来の２進数デ一タ処理回路では、ｎビットの
２進数データを処理する場合、１６×ｎ個のトランジス
タが必要であった。これに対し、第１図および第２Ａ図
に示す２進数データ処理装置においては、（８（ｎ−１
）　十（ｎ−２）　　（ｎ＋１））個のトランジスタで
構成できる。なお、上式において、１項目の８（ｎ−１
）は排他的論理和回路８ｂ〜８ｎ部分のトランジスタの
個数である。また、２項目の（ｎ−２）（ｎ＋１）はＯ
Ｒゲート９０〜９ｎ部分のトランジスタの個数である。

４ビツトの２進数データを処理する場合について対比す
ると、従来の２進数デ一タ処理回路では６４個のトラン
ジスタが必要であったが、第１図および第２Ａ図に示す
２進数データ処理装置では３４個のトランジスタで構成
でき、３０個のトランジスタが低減できたことになる。

なお、以下に示す２次方程式 ％式％（１） を解くとｎ；１０という解が得られる。これは、２進数
データが９ビツトまでならば、第１図および第２Ａ図に
示す実施例のほうが第３図に示す従来の２進数デ一タ変
換回路よりもトランジスタの素子数が少なくてすむこと
を示している。

第２Ｂ図は、第１図に示される各排他的論理和回路８ｂ
〜８ｎの他の回路構成例を示した図である。図示のごと
く、第２Ｂ図の構成では、１つのインバータ８１と、１
つのＰチャネルＭＯＳトランジスタ８５と、１つのＮチ
ャネルＭＯＳトランジスタ８６とで排他的論理和回路を
構成できるため、第２Ａ図に示す排他的論理和回路を用
いた場合に比べてさらに素子数の低減を図ることができ
る。ただし、第２Ａ図に示すトランスミッションゲート
８２および８３は、それぞれを構成する２個のＭＯＳ）
ランジスタのうち１つが故障しても機能するため、回路
動作の安全性の点で優れているが、第２Ｂ図に示す排他
的論理和回路においてはそのような利点はない。

［発明の効果コ 以上のように、この発明によれば、従来の２進数デ一タ
処理回路において生じていた桁上遅延がなく、動作の高
速化を図ることができる。また、回路構成が簡単になる
ため、必要とする素子数が少なくてすみ、安価な２進数
データ処理装置を提供することができる。

【図面の簡単な説明】

第１図は、この発明の一実施例の構成を示す論理回路図
である。 第２Ａ図は、第１図に示す排他的論理和回路の構成の一
例を示す回路図である。 第２Ｂ図は、第１図に示す排他的論理和回路の他の構成
を示す回路図である。 第３図は、従来の２進数デ一タ処理回路の構成を示すブ
ロック図である。 第４図は、第３図に示す半加算器の構成を示す論理回路
図である。 第５図は、第３図に示す半加算器のより詳細な構成を示
す回路図である。 図において、１ａ〜１ｎは入力端子、４ａ〜４ｎは出力
端子、８ｂ〜８ｎは排他的論理和回路、９ｃ〜９ｎはＯ
Ｒゲート、１０は信号線を示す。

Claims (1)

1. 【特許請求の範囲】 　正の２進数データを２の補数表現された負の２進数デ
   ータに変換し、かつ２の補数表現された負の２進数デー
   タを正の２進数データに変換するための２進数データ変
   換装置であって、 入力された２進数データの最下位ビット信号に対応して
   設けられる第１の回路手段、および入力された２進数デ
   ータの最下位ビット信号以外のビット信号のそれぞれに
   対応して設けられる複数の第２の回路手段を備え、 前記第１の回路手段は、与えられた前記最下位ビット信
   号をそのまま出力する手段を含み、前記第２の回路手段
   は、与えられた対応するビット信号よりも下位側の各ビ
   ット信号の論理状態に応じて、当該対応するビット信号
   の反転信号と非反転信号とのいずれかを選択的に出力す
   るための反転／非反転信号出力手段を含む、２進数デー
   タ変換装置。