JPH0438568Y2 - - Google Patents
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- Publication number
- JPH0438568Y2 JPH0438568Y2 JP17108986U JP17108986U JPH0438568Y2 JP H0438568 Y2 JPH0438568 Y2 JP H0438568Y2 JP 17108986 U JP17108986 U JP 17108986U JP 17108986 U JP17108986 U JP 17108986U JP H0438568 Y2 JPH0438568 Y2 JP H0438568Y2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- circuit
- input terminal
- differential amplifier
- Prior art date
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- Expired
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- 238000010586 diagram Methods 0.000 description 4
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- Amplifiers (AREA)
Description
【考案の詳細な説明】
〔考案の産業上の利用分野〕
本考案は、低電圧電源（1V前後）に好適な入
力インピーダンスの高い反転型差動増幅回路に関
するものである。
力インピーダンスの高い反転型差動増幅回路に関
するものである。
一般的に、非反転型の差動増幅回路が用いられ
ているが低電圧電源は、入力ダイナミツクレンジ
が小さくなり使えない。この点を解消するものと
して反転型差動増幅回路が用いられている。
ているが低電圧電源は、入力ダイナミツクレンジ
が小さくなり使えない。この点を解消するものと
して反転型差動増幅回路が用いられている。
第３図は、一般的な反転型差動増幅回路を示し
ている。１は差動増幅回路であつて、その非反転
端子に基準電圧源２が接続され、反転入力端子に
は抵抗R1とR2が接続され、抵抗R1の他端が入力
端子４に接続され、抵抗R2の他端が出力端子６
に接続される。３はバイアス電圧源であり、６は
出力端子である。
ている。１は差動増幅回路であつて、その非反転
端子に基準電圧源２が接続され、反転入力端子に
は抵抗R1とR2が接続され、抵抗R1の他端が入力
端子４に接続され、抵抗R2の他端が出力端子６
に接続される。３はバイアス電圧源であり、６は
出力端子である。
第３図に於いて、入力端子４から非反転端子に
流れる信号電流をI1とすると、次式が成り立つ。
流れる信号電流をI1とすると、次式が成り立つ。
I1＝VIN−VREF／R1 ……(1)
（VIN：入力電圧、VREF：基準電圧源２の電圧）
又、出力電圧VOUTは、次のように示される。
VOUT＝VREF−R2／R1（VIN−VREF）
＝−R2／R1VIN＋（１＋R2／R1）VREF ……(2)
斯かる反転型差動増幅回路では、(1)式に示すよ
うに抵抗R1に流れ込み電流I1が必要であり、入力
端子４から見ると、抵抗R1が負荷となり、入力
側に接続される回路のインピーダンスが大きい回
路では使用できない。即ち、(2)式から明らかなよ
うに入力側に接続された回路のインピーダンスに
相当する抵抗R1が非常に大きくなると、出力電
圧VOUTが小さくなり、反転型増幅回路の利得が
小さくなる原因となる。
うに抵抗R1に流れ込み電流I1が必要であり、入力
端子４から見ると、抵抗R1が負荷となり、入力
側に接続される回路のインピーダンスが大きい回
路では使用できない。即ち、(2)式から明らかなよ
うに入力側に接続された回路のインピーダンスに
相当する抵抗R1が非常に大きくなると、出力電
圧VOUTが小さくなり、反転型増幅回路の利得が
小さくなる原因となる。
本考案の目的は、高入力インピーダンスな特性
を有する反転型差動増幅回路を提供するにある。
を有する反転型差動増幅回路を提供するにある。
本考案の目的は、低電圧源に適した高入力イン
ピーダンスな特性を有する反転型差動増幅回路を
提供するにある。
ピーダンスな特性を有する反転型差動増幅回路を
提供するにある。
第１図及び第２図に基づき、本考案に係る反転
型差動増幅回路について説明する。
型差動増幅回路について説明する。
第１図は、本考案の反転型差動増幅回路の一実
施例であり、第３図の反転型差動増幅回路に加え
シングルエンド化された出力を入力端子側に供給
される回路系９を具えている。
施例であり、第３図の反転型差動増幅回路に加え
シングルエンド化された出力を入力端子側に供給
される回路系９を具えている。
第２図は、第１図をより具体的な回路で示した
回路図である。図に於いて、差動増幅回路１は差
動対トランジスタQ1，Q2と定電流源回路５から
なり、その能動負荷回路から互いに位相の反転し
た出力電流が導出される。能動負荷回路は、ダイ
オードD1とトランジスタQ3，Q4及びダイオード
D2とトランジスタQ5，Q6から夫々電流ミラー回
路が構成されている。トランジスタQ3のコレク
タがダイオードD3のアノードとトランジスタQ7
のベースに接続され、Q7のコレクタはトランジ
スタQ5のコレクタに接続されシングルエンド出
力化されている。又、トランジスタQ4のコレク
タはトランジスタQ8のコレクタに接続され、ト
ランジスタQ8のベースはダイオードD4のアノー
ドとトランジスタQ6のコレクタに接続され、同
様にシングルエンド出力化されている。ダイオー
ドD3とトランジスタQ7及びダイオードD4とトラ
ンジスタQ8は、夫々電流ミラー回路を構成して
いる。トランジスタQ1のベースと入力端子４間
に抵抗R1が接続され、トランジスタQ1のベース
とトランジスタQ5，Q7の共通接続されたコレク
タ間に帰還抵抗R2が接続されている。又、トラ
ンジスタQ4，Q8の共通接続されたコレクタが入
力端子４に接続される。トランジスタQ2のベー
スに基準電圧源２が接続され、入力端子４にバイ
アス電圧源３が接続されている。トランジスタ
Q5，Q7の共通接続されたコレクタが出力端子６
に接続されている。
回路図である。図に於いて、差動増幅回路１は差
動対トランジスタQ1，Q2と定電流源回路５から
なり、その能動負荷回路から互いに位相の反転し
た出力電流が導出される。能動負荷回路は、ダイ
オードD1とトランジスタQ3，Q4及びダイオード
D2とトランジスタQ5，Q6から夫々電流ミラー回
路が構成されている。トランジスタQ3のコレク
タがダイオードD3のアノードとトランジスタQ7
のベースに接続され、Q7のコレクタはトランジ
スタQ5のコレクタに接続されシングルエンド出
力化されている。又、トランジスタQ4のコレク
タはトランジスタQ8のコレクタに接続され、ト
ランジスタQ8のベースはダイオードD4のアノー
ドとトランジスタQ6のコレクタに接続され、同
様にシングルエンド出力化されている。ダイオー
ドD3とトランジスタQ7及びダイオードD4とトラ
ンジスタQ8は、夫々電流ミラー回路を構成して
いる。トランジスタQ1のベースと入力端子４間
に抵抗R1が接続され、トランジスタQ1のベース
とトランジスタQ5，Q7の共通接続されたコレク
タ間に帰還抵抗R2が接続されている。又、トラ
ンジスタQ4，Q8の共通接続されたコレクタが入
力端子４に接続される。トランジスタQ2のベー
スに基準電圧源２が接続され、入力端子４にバイ
アス電圧源３が接続されている。トランジスタ
Q5，Q7の共通接続されたコレクタが出力端子６
に接続されている。
バイアス電圧源３に重畳された入力電圧VINが
入力端子４に供給されると、能動負荷回路の出力
段のトランジスタQ3，Q4からは、ミラー電流
（I0＋I1）が流れ、他方の能動負荷回路の出力段
のトランジスタQ5，Q6からは、ミラー電流（I0
−I1）が流れ出る。トランジスタQ6のコレクタか
らミラー電流（I0−I1）がダイオードD4に流れ込
む。ダイオードD4とミラー対をなすトランジス
タQ8のコレクタにはコレクタ電流（I0＋I1）が流
れ込む。又、トランジスタQ4のコレクタからは、
ミラー電流（I0＋I1）が流れ込む。その余剰電流
として抵抗R1に2I1の電流が流れ込み、抵抗R2に
は2I1の電流が流れる。一方、第３図で示したよ
うに入力端子４から流れ込む入力電流I1は抵抗R2
に流れ込む。従つて、第１図と同様に第２図の実
施例では、抵抗R1に流れる2I1の電流が抵抗R2に
流れ込むので、入力端子４からの入出力電流は略
零にすることができる。即ち、入力端子から見た
入力インピーダンスを高インピーダンスとするこ
とができる。一方、トランジスタQ5のコレクタ
からみミラー電流（I0−I1）が流れ出て、抵抗R2
から2I1の電流が流れ込み、トランジスタQ7のコ
レクタには（I0＋I1）のミラー電流が流れるの
で、出力端子６には流れない。
入力端子４に供給されると、能動負荷回路の出力
段のトランジスタQ3，Q4からは、ミラー電流
（I0＋I1）が流れ、他方の能動負荷回路の出力段
のトランジスタQ5，Q6からは、ミラー電流（I0
−I1）が流れ出る。トランジスタQ6のコレクタか
らミラー電流（I0−I1）がダイオードD4に流れ込
む。ダイオードD4とミラー対をなすトランジス
タQ8のコレクタにはコレクタ電流（I0＋I1）が流
れ込む。又、トランジスタQ4のコレクタからは、
ミラー電流（I0＋I1）が流れ込む。その余剰電流
として抵抗R1に2I1の電流が流れ込み、抵抗R2に
は2I1の電流が流れる。一方、第３図で示したよ
うに入力端子４から流れ込む入力電流I1は抵抗R2
に流れ込む。従つて、第１図と同様に第２図の実
施例では、抵抗R1に流れる2I1の電流が抵抗R2に
流れ込むので、入力端子４からの入出力電流は略
零にすることができる。即ち、入力端子から見た
入力インピーダンスを高インピーダンスとするこ
とができる。一方、トランジスタQ5のコレクタ
からみミラー電流（I0−I1）が流れ出て、抵抗R2
から2I1の電流が流れ込み、トランジスタQ7のコ
レクタには（I0＋I1）のミラー電流が流れるの
で、出力端子６には流れない。
又、能動負荷回路８にはもう一つの電流ミラー
回路の出力段にトランジスタを付加して、出力を
得てもよい。
回路の出力段にトランジスタを付加して、出力を
得てもよい。
斯かる反転型増幅回路は、電源電圧Vccと接地
間の電圧降下がダイオードD1の順方向電圧が約
0.7V、トランジスタQ1の飽和電圧が約0.2V及び
定電流源回路５の電圧降下が約0.1Vとすると、
その総和が約0.9であるので、電源電圧が1Vであ
つても充分作動させることができる。
間の電圧降下がダイオードD1の順方向電圧が約
0.7V、トランジスタQ1の飽和電圧が約0.2V及び
定電流源回路５の電圧降下が約0.1Vとすると、
その総和が約0.9であるので、電源電圧が1Vであ
つても充分作動させることができる。
無論、実施例の導電型と逆導電型の素子を用い
ても構成することができることは明らかである。
ても構成することができることは明らかである。
本考案の反転型差動増幅回路は、電源電圧が
1V以下であつても作動するものであり、而も高
入力インピーダンスな入力特性を有する効果的な
ものである。
1V以下であつても作動するものであり、而も高
入力インピーダンスな入力特性を有する効果的な
ものである。
第１図は本考案に係る反転型差動増幅回路の一
実施例を説明する為の回路図であり、第２図はそ
の一実施例を示す回路図である。第３図は一般的
な反転型差動増幅回路の例を示す回路図である。 １……差動増幅回路、２……基準電圧源、３…
…バイアス電圧源、４……入力端子、５……定電
流源回路、６……出力端子、７，８……電流ミラ
ー回路からなる能動負荷回路。
実施例を説明する為の回路図であり、第２図はそ
の一実施例を示す回路図である。第３図は一般的
な反転型差動増幅回路の例を示す回路図である。 １……差動増幅回路、２……基準電圧源、３…
…バイアス電圧源、４……入力端子、５……定電
流源回路、６……出力端子、７，８……電流ミラ
ー回路からなる能動負荷回路。
Claims (1)
- 一方の入力端子に基準電圧源が、他方の入力端
子に入力信号が供給される差動対をなす第１と第
２のトランジスタと定電流源回路からなる差動増
幅回路と、該差動増幅回路から互いに位相の反転
した出力を導出する出力段に第３と第４のトラン
ジスタを具えた第１の能動負荷回路と出力段に第
５と第６のトランジスタを具えた第２の能動負荷
回路とを具えており、該第３のトランジスタのコ
レクタが第１のダイオードのアノードに接続さ
れ、その接続点が第７のトランジスタのベースに
接続され、該第７のトランジスタのコレクタが該
第５のトランジスタのコレクタに接続されると共
に出力端子４に接続され、該第４のトランジスタ
のコレクタが第８のトランジスタのコレクタに接
続され、そのベースが第４のダイオードのアノー
ドに接続されると共に該第６のトランジスタのコ
レクタに接続され、該第１のトランジスタのベー
スに第１と第２の抵抗が接続され、該第１の抵抗
の他端が入力端子に接続されると共に該第４と第
８のトランジスタのコレクタに接続され、該第２
の抵抗の他端が該第５と第７のトランジスタのコ
レクタに接続されると共に出力端子に接続された
ことを特徴とする反転型差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17108986U JPH0438568Y2 (ja) | 1986-11-07 | 1986-11-07 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17108986U JPH0438568Y2 (ja) | 1986-11-07 | 1986-11-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6378415U JPS6378415U (ja) | 1988-05-24 |
| JPH0438568Y2 true JPH0438568Y2 (ja) | 1992-09-09 |
Family
ID=31106405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17108986U Expired JPH0438568Y2 (ja) | 1986-11-07 | 1986-11-07 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0438568Y2 (ja) |
-
1986
- 1986-11-07 JP JP17108986U patent/JPH0438568Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6378415U (ja) | 1988-05-24 |
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