JPH0714130B2 - 信号線路に生じる障害電圧に対するモノリシック集積化された保護回路装置 - Google Patents
信号線路に生じる障害電圧に対するモノリシック集積化された保護回路装置Info
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- JPH0714130B2 JPH0714130B2 JP61504451A JP50445186A JPH0714130B2 JP H0714130 B2 JPH0714130 B2 JP H0714130B2 JP 61504451 A JP61504451 A JP 61504451A JP 50445186 A JP50445186 A JP 50445186A JP H0714130 B2 JPH0714130 B2 JP H0714130B2
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- Japan
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- transistor
- uref
- emitter
- current
- current mirror
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G11/00—Limiting amplitude; Limiting rate of change of amplitude
- H03G11/002—Limiting amplitude; Limiting rate of change of amplitude without controlling loop
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Amplifiers (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Description
【発明の詳細な説明】 技術水準 本発明は、請求の範囲第１項の上位概念に記載されたモ
ノリシック集積化された回路装置に関する。
ノリシック集積化された回路装置に関する。
西独特許出願公開第3240280号公報により、アナログ／
デジタル信号用の保護回路は公知である。アナログ／デ
ジタル信号は電気信号で制御される装置の入力側へ供給
され、この装置は、正および／または負の過電圧ないし
障害電圧に対して保護されている。公知の保護回路で問
題となるのは、入力電流が10倍ないし1/10になるごとに
電圧が約100mV変化するという、被保護装置の入力抵抗
の非線形性である。この非線形成のために入力抵抗が強
く温度に依存し、測定結果に誤りが生じるおそれがあ
る。
デジタル信号用の保護回路は公知である。アナログ／デ
ジタル信号は電気信号で制御される装置の入力側へ供給
され、この装置は、正および／または負の過電圧ないし
障害電圧に対して保護されている。公知の保護回路で問
題となるのは、入力電流が10倍ないし1/10になるごとに
電圧が約100mV変化するという、被保護装置の入力抵抗
の非線形性である。この非線形成のために入力抵抗が強
く温度に依存し、測定結果に誤りが生じるおそれがあ
る。
また米国特許第4027177号明細書およびヨーロッパ特許
出願（EP−Ａ）第153492号明細書から、請求の範囲第１
項の上位概念に記載したような、モノリシック集積化さ
れた回路装置も公知である。しかしこれらの回路装置に
は次のような欠点がある。すなわち、障害電圧の発生時
に電圧制限器に生じる損失電力が極めて大きく、過負荷
のために電圧制限器が破損してしまうのである。
出願（EP−Ａ）第153492号明細書から、請求の範囲第１
項の上位概念に記載したような、モノリシック集積化さ
れた回路装置も公知である。しかしこれらの回路装置に
は次のような欠点がある。すなわち、障害電圧の発生時
に電圧制限器に生じる損失電力が極めて大きく、過負荷
のために電圧制限器が破損してしまうのである。
発明の効果 これに対して、請求の範囲の特徴事項に記載した特徴を
有する本発明の回路装置には、次のような効果がある。
すなわち、障害電圧が発生するとクランプに必要な出力
電流のほとんどを付加的な制限トランジスタが引受ける
ので、クランプ動作時にも電圧制限器の破損が防止され
るのである。この場合付加的な制限トランジスタのエミ
ッタ面積は、第２カレントミラーの対応する出力トラン
ジスタのエミッタ面積の数倍とすることができる。また
第２カレントミラーの出力トランジスタのコレクタにバ
イアス電流を印加するとさらに有利である。
有する本発明の回路装置には、次のような効果がある。
すなわち、障害電圧が発生するとクランプに必要な出力
電流のほとんどを付加的な制限トランジスタが引受ける
ので、クランプ動作時にも電圧制限器の破損が防止され
るのである。この場合付加的な制限トランジスタのエミ
ッタ面積は、第２カレントミラーの対応する出力トラン
ジスタのエミッタ面積の数倍とすることができる。また
第２カレントミラーの出力トランジスタのコレクタにバ
イアス電流を印加するとさらに有利である。
障害電圧の発生しない通常動作時には付加的な制限トラ
ンジスタが導通せず、ただ小さなバイアス電流が第２カ
レントミラーのかなり小さな出力トランジスタを通じて
流れるだけである。この構成によって電力損失は極めて
小さくなる。
ンジスタが導通せず、ただ小さなバイアス電流が第２カ
レントミラーのかなり小さな出力トランジスタを通じて
流れるだけである。この構成によって電力損失は極めて
小さくなる。
付加的な制限トランジスタがクランプに必要な出力電流
のほぼ全部を引受けるので、カレントミラー・トランジ
スタのエミッタ面積は小さくすることができる。従っ
て、制限トランジスタを設けない場合に比べて、集積化
回路装置全体の容積を相当小さくできる。
のほぼ全部を引受けるので、カレントミラー・トランジ
スタのエミッタ面積は小さくすることができる。従っ
て、制限トランジスタを設けない場合に比べて、集積化
回路装置全体の容積を相当小さくできる。
上側および下側の制限電圧に電圧を制限するため、保護
回路装置に第２のカレントミラー対を設けることができ
る。このカレントミラー対は、第１のカレントミラー対
と同様に、付加的な制限トランジスタと並列接続された
出力トランジスタを有している。
回路装置に第２のカレントミラー対を設けることができ
る。このカレントミラー対は、第１のカレントミラー対
と同様に、付加的な制限トランジスタと並列接続された
出力トランジスタを有している。
図 面 次に、図面を参照しながら本発明の実施例について詳し
く説明する。図示の実施例には２つのカレントミラー対
が設けられ、これらのカレントミラー対は信号線路Ｓの
電圧を２つの電圧値Uref1,Uref2に制限する。基準電圧U
ref1,Uref2は端子1,2に加わり、信号線路Ｓは端子３と
接続されている。端子３は、例えば図示していないアナ
ログ／デジタル変換器と接続することができる。
く説明する。図示の実施例には２つのカレントミラー対
が設けられ、これらのカレントミラー対は信号線路Ｓの
電圧を２つの電圧値Uref1,Uref2に制限する。基準電圧U
ref1,Uref2は端子1,2に加わり、信号線路Ｓは端子３と
接続されている。端子３は、例えば図示していないアナ
ログ／デジタル変換器と接続することができる。
第２の基準電圧Uref2は接地電位に相当するものとして
よい。他方第１の基準電圧Uref1は第２基準電圧よりも
正である。
よい。他方第１の基準電圧Uref1は第２基準電圧よりも
正である。
図示の実施例は、それぞれ相補的なカレントミラー回路
を含む２つの回路部分に分けられる。回路素子11〜16を
含む右側の回路部分は、第１の基準電圧Uref1を上回る
過電圧に対する保護を相当する。回路素子21〜26から成
る左側の回路部分は、第２基準電圧Uref2を下回る障害
電圧に対する保護を受持つ。
を含む２つの回路部分に分けられる。回路素子11〜16を
含む右側の回路部分は、第１の基準電圧Uref1を上回る
過電圧に対する保護を相当する。回路素子21〜26から成
る左側の回路部分は、第２基準電圧Uref2を下回る障害
電圧に対する保護を受持つ。
ともにpnp形の第１のトランジスタ11および第２のトラ
ンジスタ12が第１のカレントミラーを形成する。トラン
ジスタ11は、ベースとコレクタが短絡されているのでダ
イオードとして作用する。トランジスタ11のコレクタ
は、出力トランジスタとしてはたらくトランジスタ12の
ベースに接続されている。そのエミツタは信号線路Ｓと
接続されている。さらに、トランジスタ11のコレクタは
トランジスタ13のコレクタと、トランジスタ12のコレク
タもトランジスタ14のコレクタと接続されている。２つ
のトランジスタ13,14は、第１のカレントミラーと相補
的な第２のカレントミラーを形成している。トランジス
タ13,14はnpn形であり、そのエミツタは第２の基準電圧
Uref2と接続されている。トランジスタ14のベースはそ
のコレクタと短絡され、同時にトランジスタ13のベース
と接続されている。トランジスタ12,14のコレクタ間の
接続点に、トランジスタ14を流れる正の電流が電流源15
から給電される。そのため常時バイアス電流が発生し、
このバイアス電流は、出力トランジスタとして働くトラ
ンジスタ12をいつも好適な動作点に調節する。
ンジスタ12が第１のカレントミラーを形成する。トラン
ジスタ11は、ベースとコレクタが短絡されているのでダ
イオードとして作用する。トランジスタ11のコレクタ
は、出力トランジスタとしてはたらくトランジスタ12の
ベースに接続されている。そのエミツタは信号線路Ｓと
接続されている。さらに、トランジスタ11のコレクタは
トランジスタ13のコレクタと、トランジスタ12のコレク
タもトランジスタ14のコレクタと接続されている。２つ
のトランジスタ13,14は、第１のカレントミラーと相補
的な第２のカレントミラーを形成している。トランジス
タ13,14はnpn形であり、そのエミツタは第２の基準電圧
Uref2と接続されている。トランジスタ14のベースはそ
のコレクタと短絡され、同時にトランジスタ13のベース
と接続されている。トランジスタ12,14のコレクタ間の
接続点に、トランジスタ14を流れる正の電流が電流源15
から給電される。そのため常時バイアス電流が発生し、
このバイアス電流は、出力トランジスタとして働くトラ
ンジスタ12をいつも好適な動作点に調節する。
トランジスタ12のベース−エミツタ間は、制限トランジ
スタ16のベース−エミツタ間の並列に接続されている。
制限トランジスタ16のコレクタは、定電圧として作用す
る第２の基準電圧Uref2と接続されている。信号線路Ｓ
に過電圧が生じた場合、そのクランプないし抑圧に必要
な電流の大部分は制限トランジスタ16が引受ける。制限
トランジスタ16のエミツタ面積はトランジスタ12のｎ倍
である。従つて、制御トランジスタ16が無い場合に比べ
て電力損失は（ｎ＋１）分の１になる。
スタ16のベース−エミツタ間の並列に接続されている。
制限トランジスタ16のコレクタは、定電圧として作用す
る第２の基準電圧Uref2と接続されている。信号線路Ｓ
に過電圧が生じた場合、そのクランプないし抑圧に必要
な電流の大部分は制限トランジスタ16が引受ける。制限
トランジスタ16のエミツタ面積はトランジスタ12のｎ倍
である。従つて、制御トランジスタ16が無い場合に比べ
て電力損失は（ｎ＋１）分の１になる。
以上の説明から分る通り、右側の回路部分は互いに相補
的な２つのカレントミラーから成る。このような構成
は、雑誌「Funkschau」1983年第26巻、第44頁以下によ
り公知である。この場合、図の下側のカレントミラーで
はトランジスタ14が入力トランジスタ、13が出力トラン
ジスタである。同じように上側のカレントミラーでも、
トランジスタ11が入力トランジスタ、12が出力トランジ
スタとなる。
的な２つのカレントミラーから成る。このような構成
は、雑誌「Funkschau」1983年第26巻、第44頁以下によ
り公知である。この場合、図の下側のカレントミラーで
はトランジスタ14が入力トランジスタ、13が出力トラン
ジスタである。同じように上側のカレントミラーでも、
トランジスタ11が入力トランジスタ、12が出力トランジ
スタとなる。
左側回路部分の構成も右半部と同様である。ただ違う点
は、npnトランジスタがpnpトランジスタに、pnp形がnpn
形に置換えられている点である。右半部のトランジスタ
21,22の作用はトランジスタ11,12に、23,24の作用は13,
14に、それぞれ対応している。トランジスタ22には、右
半部の制限トランジスタ16に対応する制限トランジスタ
26が接続されている。トランジスタ22,24のコレクタ間
の接続点に電流源25が接続されている。この電流源から
バイアス電流が取出され、ないしは負の電流が印加され
る。
は、npnトランジスタがpnpトランジスタに、pnp形がnpn
形に置換えられている点である。右半部のトランジスタ
21,22の作用はトランジスタ11,12に、23,24の作用は13,
14に、それぞれ対応している。トランジスタ22には、右
半部の制限トランジスタ16に対応する制限トランジスタ
26が接続されている。トランジスタ22,24のコレクタ間
の接続点に電流源25が接続されている。この電流源から
バイアス電流が取出され、ないしは負の電流が印加され
る。
通常時、つまり信号線路Ｓの電圧が基準電圧Uref1とUre
f2との間にある場合は、トランジスタ12と11の両方を通
つてマイクロアンペア台のバイアス電流が流れる。同様
に、トランジスタ13,14を通つて相応のバイアス電流が
流れる。
f2との間にある場合は、トランジスタ12と11の両方を通
つてマイクロアンペア台のバイアス電流が流れる。同様
に、トランジスタ13,14を通つて相応のバイアス電流が
流れる。
信号線路Ｓの電圧が基準電圧Uref1の値に近づくと、ト
ランジスタ16が導通する。この時、端子３からトランジ
スタ16を介して端子２へ電流が流れ、所望のクランプ
（電圧制限とも呼ばれる）が行なわれる。トランジスタ
11〜14から成る２つのカレントミラー全体を流れる電流
は、導通した制限トランジスタ16を流れる電流よりはる
かに小さい。左側の回路部分についても同じことがあて
はまる。
ランジスタ16が導通する。この時、端子３からトランジ
スタ16を介して端子２へ電流が流れ、所望のクランプ
（電圧制限とも呼ばれる）が行なわれる。トランジスタ
11〜14から成る２つのカレントミラー全体を流れる電流
は、導通した制限トランジスタ16を流れる電流よりはる
かに小さい。左側の回路部分についても同じことがあて
はまる。
トランジスタ11,12と13,14とが対称構造になつているの
で、制限器の閾値に関して大きな温度補償効果が得られ
る。以上説明した全回路は、簡単に集積化することがで
きる。その場合、複数エミツタを有するトランジスタを
使用することは本発明の範囲内に含まれる。
で、制限器の閾値に関して大きな温度補償効果が得られ
る。以上説明した全回路は、簡単に集積化することがで
きる。その場合、複数エミツタを有するトランジスタを
使用することは本発明の範囲内に含まれる。
Claims (3)
- 【請求項１】直列配置された２つの相補的なカレントミ
ラーを有する電圧制限器が少くとも１つ設けられ、第１
のカレントミラーの２つのトランジスタ（13,14;23,2
4）のエミッタが第１の基準電圧（Uref2;Uref1）と接続
され、第２のカレントミラーの出力トランジスタ（12;2
2）のエミッタが信号線路（Ｓ）と接続され、第２カレ
ントミラーの入力トランジスタ（11;21）のエミッタが
第２の基準電圧（Uref1;Uref2）と接続され、２つのカ
レントミラーが常にバイアス電流によって制御されてい
る、信号線路に生じる障害電圧に対するモノリシック集
積化された保護回路装置において、 第２カレントミラーの出力トランジスタ（12;22）のエ
ミッタ−ベース区間と並列に付加的な制限トランジスタ
（16;26）のエミッタ−ベース区間が接続され、該制限
トランジスタのコレクタが第１の基準電圧（Uref2;Uref
1）と接続されている、 ことを特徴とする信号線路に生じる障害電圧に対するモ
ノリシック集積化された保護回路装置。 - 【請求項２】付加的な制限トランジスタ（16;26）のエ
ミッタ面積が、第２カレントミラーの対応する出力トラ
ンジスタ（12;22）のエミッタ面積の数倍である、請求
の範囲第１項記載の回路装置。 - 【請求項３】バイアス電流が第２カレントミラーの出力
トランジスタ（12;22）のコレクタに印加される、請求
の範囲第１項または第２項記載の回路装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3531645.4 | 1985-09-05 | ||
| DE19853531645 DE3531645A1 (de) | 1985-09-05 | 1985-09-05 | Schaltungsanordnung zum schutz gegen auf signalleitungen auftretenden stoerspannungen |
| PCT/DE1986/000329 WO1987001533A1 (fr) | 1985-09-05 | 1986-08-13 | Circuit de protection contre les tensions parasites dans les lignes de signalisation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63501538A JPS63501538A (ja) | 1988-06-09 |
| JPH0714130B2 true JPH0714130B2 (ja) | 1995-02-15 |
Family
ID=6280156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61504451A Expired - Lifetime JPH0714130B2 (ja) | 1985-09-05 | 1986-08-13 | 信号線路に生じる障害電圧に対するモノリシック集積化された保護回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0265435B1 (ja) |
| JP (1) | JPH0714130B2 (ja) |
| DE (2) | DE3531645A1 (ja) |
| WO (1) | WO1987001533A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3545039A1 (de) * | 1985-12-19 | 1987-07-02 | Sgs Halbleiterbauelemente Gmbh | Spannungsbegrenzungsschaltung |
| DE3642618A1 (de) * | 1986-12-13 | 1988-06-23 | Philips Patentverwaltung | Schaltungsanordnung zur bildung eines begrenzten stromes |
| US5923202A (en) * | 1997-03-03 | 1999-07-13 | National Semiconductor Corporation | Input/output overvoltage containment circuit for improved latchup protection |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4027177A (en) | 1975-03-05 | 1977-05-31 | Motorola, Inc. | Clamping circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3240280A1 (de) * | 1982-10-30 | 1984-05-03 | Robert Bosch Gmbh, 7000 Stuttgart | Schutzschaltung fuer analog- und digitalsignale |
| DE3404317A1 (de) * | 1984-02-08 | 1985-08-08 | Robert Bosch Gmbh, 7000 Stuttgart | Schutzschaltung fuer durch elektrische signale gesteuerte geraete |
-
1985
- 1985-09-05 DE DE19853531645 patent/DE3531645A1/de active Granted
-
1986
- 1986-08-13 EP EP86904785A patent/EP0265435B1/de not_active Expired - Lifetime
- 1986-08-13 WO PCT/DE1986/000329 patent/WO1987001533A1/de not_active Ceased
- 1986-08-13 DE DE8686904785T patent/DE3669027D1/de not_active Expired - Lifetime
- 1986-08-13 JP JP61504451A patent/JPH0714130B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4027177A (en) | 1975-03-05 | 1977-05-31 | Motorola, Inc. | Clamping circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3531645C2 (ja) | 1988-05-11 |
| JPS63501538A (ja) | 1988-06-09 |
| EP0265435B1 (de) | 1990-02-07 |
| DE3669027D1 (de) | 1990-03-15 |
| EP0265435A1 (de) | 1988-05-04 |
| DE3531645A1 (de) | 1987-03-05 |
| WO1987001533A1 (fr) | 1987-03-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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