JPH0438606Y2 - - Google Patents
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- Publication number
- JPH0438606Y2 JPH0438606Y2 JP1983089615U JP8961583U JPH0438606Y2 JP H0438606 Y2 JPH0438606 Y2 JP H0438606Y2 JP 1983089615 U JP1983089615 U JP 1983089615U JP 8961583 U JP8961583 U JP 8961583U JP H0438606 Y2 JPH0438606 Y2 JP H0438606Y2
- Authority
- JP
- Japan
- Prior art keywords
- amplifier circuit
- stage amplifier
- signal
- circuit
- output
- Prior art date
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Description
【考案の詳細な説明】
(イ) 産業上の利用分野
本考案は、分周回路の入力回路に係り、例えば
PLLシンセサイザのプログラマブルデイバイダ
に好適な入力回路に関する。 (ロ) 従来技術 第１図〜第３図は、従来の分周回路の入力回路
を示したものであり、第１図はロジツクレベルで
の構成例、第２図はCMOSによる構成例、第３
図はエンハンスメント形のドライバMOSとデイ
ブリーシヨン形の負荷MOSとより成るEDMOS
にて構成した例である。図示の如く、入力端子１
に接続される初段のインバータ２は、入力アナロ
グ信号を増幅するため、帰還抵抗３を内蔵し、自
己バイアスをかけて容量結合により使用される。
この後、増幅及び波形整形のため、数段のインバ
ータ４，５を介して分周回路６へ導かれる。 この従来の入力回路においては、入力信号の周
波数に対する電圧利得特性は、第４図に示すよう
に、高周波帯域までほぼ一定であり、その後、周
波数が上がると共に利得が下がつてくる。このた
め、分周回路６を正常に動作させるためには、第
５図に示す入力電圧特性となるように、入力信号
を印加すれば良いはずである。 ところが、実際には、ノイズが入力回路の電源
や信号系路へ飛び込むため、入力電圧特性は第５
図のようにはならない。例えば第６図〜第８図
に、入力信号として、各々、2sin（ωt＋θ）、sin
（ωt＋θ）、sin2（ωt＋θ）のサイン波Ｓが入力さ
れ、θの時間遅れの後、論理信号Ｒに基づく振幅
υ0なるパルスノイズが入力信号に飛び込んだと仮
定する。 第６図では、ノイズの振幅υ0が入力回路のスレ
シヨルド電圧VTに達しないため、増幅及び整形
後の信号P0には何んら影響はでない。ところが、
第７図に示すように、周波数が等しくても入力振
幅が小さいと、ノイズの振幅υ0がスレシヨルド電
圧VTに達するため、増幅及び整形後の信号POに
はスパイクが生じ、このため、分周回路が誤動作
する。また、第８図に示すように、入力振幅が等
しくても周波数が高い場合は、ノイズの振幅υ0が
スレシヨルド電圧VTに達しないため、増幅及び
整形後の信号には影響がでない。 このように、電圧利得の高周波特性が良い入力
回路及び分周回路では、低周波域でパルスノイズ
により誤動作するため、実際に分周回路を正常に
動作させるためには、入力周波数が低くなると、
入力電圧を高くしなければならない。 ところで、PLLシンセサイザを使用したラジ
オ受信機においては、局部発振周波数は、FM帯
用として65〜120MHz、SW帯用では２〜26MHz
が必要とされ、プログラマブルデイバイダの入力
回路を、FM帯とSW帯で兼用する場合には、使
用周波数は２〜120MHzとかなり広い範囲に亙る
こととなる。このため、120MHz付近の高周波域
まで良い特性を保とうとすれば、数十ＭHz以下の
低周波域では、前述したようにパルスノイズ等に
より、第９図の如く、入力電圧特性が悪くなつて
しまうという欠点があつた。 (ハ) 考案の目的 本考案は、低周波域での入力電圧特性の悪化を
防止し、広い周波数範囲に亙り入力電圧特性の良
い分周回路の入力回路を実現することを目的とす
るものであり、PLLラジオ受信機に適用した場
合には、異なるバンド帯域で共通の入力回路を使
用できるようにするものである。 (ニ) 考案の構成 入力信号を増幅する第１の増幅回路を含んで構
成される第１のインバータ段と、前記入信号を増
幅する第２の増幅回路を含んで構成され前記第１
のインバータ段とは電圧利得の周波数特性が異な
る第２のインバータ段と、制御信号に応じて前記
第１及び第２のインバータ段のいずれか一方のイ
ンバータ段における信号の伝達を遮断する遮断回
路と、前記第１及び第２のインバータ段の出力を
入力し、前記第１及び第２のインバータ段のいず
れか一方に基ずく出力信号を分周回路の入力信号
として共通印加する論理回路とより構成したもの
である。 (ホ) 実施例 第１０図は、本考案による分周回路の入力回路
を、EDMOSを用いて構成した実施例を示す回路
図であり、入力端子７には２系統のインバータ段
８及び９が接続されている。先ず、第１のインバ
ータ段８は、入力端子７に接続され帰還抵抗１０
を備えたインバータより成る増幅回路１１と、こ
の増幅回路１１に接続されたインバータ１２及び
１３より構成される。そして、第２のインバータ
段９も帰還抵抗１４を備えたインバータより成る
増幅回路１５と、この増幅回路１５に接続された
インバータ１６及び１７より構成されるが、第１
のインバータ段８と第２のインバータ段９とは、
電圧利得の周波数特性が異なるように設定されて
いる。 即ち、第１のインバータ段８の電圧利得を、第
１１図に示すように高周波特性の良いものに設定
し、第２のインバータ段９の電圧利得の周波数特
性を、第１のインバータ段８より低く設定してい
る。具体的には、増幅回路１５あるいはインバー
タ１６及び１７の周波数特性を、増幅回路１１あ
るいはインバータ１２及び１３より低くしておけ
ばよく、このためには、例えば、これらの回路を
構成するMOSFETのインピーダンスを高くする
か、あるいは、ゲートに容量を付加すればよい。 ところで、第１０図において、１８は各々の増
幅回路１１及び１５の出力端に接続された
MOSFET１９及び２０とインバータ２１より構
成され、制御信号FMに応じて、増幅回路１１及
び１５の出力信号のいずれか一方を、所定レベル
に固定してインバータ段の信号の伝達を遮断する
遮断回路である。又、２２は第１及び第２のイン
バータ段８及び９の出力信号を各々入力する
MOSFET２３及び２４と負荷MOSFET２５よ
り成るNORゲートであり、このNORゲート２２
の出力信号が分周回路へ入力される。 次に、PLLラジオ受信機の分周回路の入力回
路として、本実施例を用いた場合について説明す
る。 先ず、SWバンド帯を受信するため、制御信号
FMを「Ｌ」とすると、遮断回路１８の
MOSFET２０はオフし、MOSFET１９がオン
するので、増幅回路１１の出力信号は「Ｌ」レベ
ルに固定され、このため、第１のインバータ段８
の出力信号も「Ｌ」レベルになる。一方、増幅回
路１５の出力信号は、遮断されることなくインバ
ータ１６及び１７に伝達され、その後、NORゲ
ート２２のMOSFET２４に入力される。従つ
て、NORゲート２２のMOSFET２３は常にオフ
し、NORゲート２２では、第２のインバータ段
９の出力信号が反転され、反転信号が分周回路へ
入力信号として印加される。 ここで、SWバンド帯は、FMバンド帯に比べ
れば周波数帯域が低いが、入力信号は制御信号
FMに応じて第２のインバータ段９で増幅及び整
形され、且つ、この第２のインバータ段９の電圧
利得は、その周波数特性が、第１２図の如く低く
設定されているので、前述したスパイクが生じて
もインバータ段９で除去されてしまう。従つて、
第１３図の破線ａで示す従来例とは異なり、実線
ｃでで示すように、低周波域でもその入力電圧特
性は良いものなる。 ここで、FMバンド帯を受信する際も、第２の
インバータ段９を用いると、第１３図破線ｂで示
すように、入力電圧特性は悪化するが、FMバン
ド帯を受信するときは、制御信号FMを「Ｈ」と
するため、遮断回路１８のMOSFET１９がオフ
し、MOSFET２０がオンする。即ち、増幅回路
１５の出力信号は「Ｌ」レベルに固定されること
により遮断され、増幅回路１１の出力信号が、イ
ンバータ１２及び１３に伝達される。この場合、
NORゲート２２のMOSFET２４は常にオフする
ため、第１のインバータ段８の出力信号がNOR
ゲート２２で反転され、分周回路に印加される。
そして、第１のインバータ段８における電圧利得
の周波数特性は、第１１図に示す如く高周波特性
が良いように設定されているので、入力電圧特性
は、SWバンド帯域と同様、FMバンド帯域でも
良好となる。 このように、バンド帯域により制御信号FMを
切換え、この制御信号に応じて、異なるインバー
タ段を選択するようにしたので、SWバンド帯か
らFMバンド帯に亙る広い周波数範囲で、入力電
圧の周波数特性が良くなり、従つて、SW帯用と
FM帯用で分周回路の入力回路を兼用できる。 ところで、本実施例においては、遮断回路１８
とNORゲート２２との間に、２段接続したイン
バータ１２，１３、あるいは、インバータ１６，
１７を挿入したが、このインバータ回路は、偶数
段であれば何段でもよく、又、全く挿入しなくて
もよい。 (ヘ) 考案の効果 本考案による分周回路の入力回路は、入力信号
を増幅及び整形するインバータ段を２系統に分割
し、制御信号に応じてインバータ段を選択するよ
うにしたので、広い周波数範囲に亙り、良好な入
力電圧の周波数特性を得ることができ、ラジオ受
信機に適用した場合には、異なるバンド帯域で、
分周回路の入力回路を共通化できる。
PLLシンセサイザのプログラマブルデイバイダ
に好適な入力回路に関する。 (ロ) 従来技術 第１図〜第３図は、従来の分周回路の入力回路
を示したものであり、第１図はロジツクレベルで
の構成例、第２図はCMOSによる構成例、第３
図はエンハンスメント形のドライバMOSとデイ
ブリーシヨン形の負荷MOSとより成るEDMOS
にて構成した例である。図示の如く、入力端子１
に接続される初段のインバータ２は、入力アナロ
グ信号を増幅するため、帰還抵抗３を内蔵し、自
己バイアスをかけて容量結合により使用される。
この後、増幅及び波形整形のため、数段のインバ
ータ４，５を介して分周回路６へ導かれる。 この従来の入力回路においては、入力信号の周
波数に対する電圧利得特性は、第４図に示すよう
に、高周波帯域までほぼ一定であり、その後、周
波数が上がると共に利得が下がつてくる。このた
め、分周回路６を正常に動作させるためには、第
５図に示す入力電圧特性となるように、入力信号
を印加すれば良いはずである。 ところが、実際には、ノイズが入力回路の電源
や信号系路へ飛び込むため、入力電圧特性は第５
図のようにはならない。例えば第６図〜第８図
に、入力信号として、各々、2sin（ωt＋θ）、sin
（ωt＋θ）、sin2（ωt＋θ）のサイン波Ｓが入力さ
れ、θの時間遅れの後、論理信号Ｒに基づく振幅
υ0なるパルスノイズが入力信号に飛び込んだと仮
定する。 第６図では、ノイズの振幅υ0が入力回路のスレ
シヨルド電圧VTに達しないため、増幅及び整形
後の信号P0には何んら影響はでない。ところが、
第７図に示すように、周波数が等しくても入力振
幅が小さいと、ノイズの振幅υ0がスレシヨルド電
圧VTに達するため、増幅及び整形後の信号POに
はスパイクが生じ、このため、分周回路が誤動作
する。また、第８図に示すように、入力振幅が等
しくても周波数が高い場合は、ノイズの振幅υ0が
スレシヨルド電圧VTに達しないため、増幅及び
整形後の信号には影響がでない。 このように、電圧利得の高周波特性が良い入力
回路及び分周回路では、低周波域でパルスノイズ
により誤動作するため、実際に分周回路を正常に
動作させるためには、入力周波数が低くなると、
入力電圧を高くしなければならない。 ところで、PLLシンセサイザを使用したラジ
オ受信機においては、局部発振周波数は、FM帯
用として65〜120MHz、SW帯用では２〜26MHz
が必要とされ、プログラマブルデイバイダの入力
回路を、FM帯とSW帯で兼用する場合には、使
用周波数は２〜120MHzとかなり広い範囲に亙る
こととなる。このため、120MHz付近の高周波域
まで良い特性を保とうとすれば、数十ＭHz以下の
低周波域では、前述したようにパルスノイズ等に
より、第９図の如く、入力電圧特性が悪くなつて
しまうという欠点があつた。 (ハ) 考案の目的 本考案は、低周波域での入力電圧特性の悪化を
防止し、広い周波数範囲に亙り入力電圧特性の良
い分周回路の入力回路を実現することを目的とす
るものであり、PLLラジオ受信機に適用した場
合には、異なるバンド帯域で共通の入力回路を使
用できるようにするものである。 (ニ) 考案の構成 入力信号を増幅する第１の増幅回路を含んで構
成される第１のインバータ段と、前記入信号を増
幅する第２の増幅回路を含んで構成され前記第１
のインバータ段とは電圧利得の周波数特性が異な
る第２のインバータ段と、制御信号に応じて前記
第１及び第２のインバータ段のいずれか一方のイ
ンバータ段における信号の伝達を遮断する遮断回
路と、前記第１及び第２のインバータ段の出力を
入力し、前記第１及び第２のインバータ段のいず
れか一方に基ずく出力信号を分周回路の入力信号
として共通印加する論理回路とより構成したもの
である。 (ホ) 実施例 第１０図は、本考案による分周回路の入力回路
を、EDMOSを用いて構成した実施例を示す回路
図であり、入力端子７には２系統のインバータ段
８及び９が接続されている。先ず、第１のインバ
ータ段８は、入力端子７に接続され帰還抵抗１０
を備えたインバータより成る増幅回路１１と、こ
の増幅回路１１に接続されたインバータ１２及び
１３より構成される。そして、第２のインバータ
段９も帰還抵抗１４を備えたインバータより成る
増幅回路１５と、この増幅回路１５に接続された
インバータ１６及び１７より構成されるが、第１
のインバータ段８と第２のインバータ段９とは、
電圧利得の周波数特性が異なるように設定されて
いる。 即ち、第１のインバータ段８の電圧利得を、第
１１図に示すように高周波特性の良いものに設定
し、第２のインバータ段９の電圧利得の周波数特
性を、第１のインバータ段８より低く設定してい
る。具体的には、増幅回路１５あるいはインバー
タ１６及び１７の周波数特性を、増幅回路１１あ
るいはインバータ１２及び１３より低くしておけ
ばよく、このためには、例えば、これらの回路を
構成するMOSFETのインピーダンスを高くする
か、あるいは、ゲートに容量を付加すればよい。 ところで、第１０図において、１８は各々の増
幅回路１１及び１５の出力端に接続された
MOSFET１９及び２０とインバータ２１より構
成され、制御信号FMに応じて、増幅回路１１及
び１５の出力信号のいずれか一方を、所定レベル
に固定してインバータ段の信号の伝達を遮断する
遮断回路である。又、２２は第１及び第２のイン
バータ段８及び９の出力信号を各々入力する
MOSFET２３及び２４と負荷MOSFET２５よ
り成るNORゲートであり、このNORゲート２２
の出力信号が分周回路へ入力される。 次に、PLLラジオ受信機の分周回路の入力回
路として、本実施例を用いた場合について説明す
る。 先ず、SWバンド帯を受信するため、制御信号
FMを「Ｌ」とすると、遮断回路１８の
MOSFET２０はオフし、MOSFET１９がオン
するので、増幅回路１１の出力信号は「Ｌ」レベ
ルに固定され、このため、第１のインバータ段８
の出力信号も「Ｌ」レベルになる。一方、増幅回
路１５の出力信号は、遮断されることなくインバ
ータ１６及び１７に伝達され、その後、NORゲ
ート２２のMOSFET２４に入力される。従つ
て、NORゲート２２のMOSFET２３は常にオフ
し、NORゲート２２では、第２のインバータ段
９の出力信号が反転され、反転信号が分周回路へ
入力信号として印加される。 ここで、SWバンド帯は、FMバンド帯に比べ
れば周波数帯域が低いが、入力信号は制御信号
FMに応じて第２のインバータ段９で増幅及び整
形され、且つ、この第２のインバータ段９の電圧
利得は、その周波数特性が、第１２図の如く低く
設定されているので、前述したスパイクが生じて
もインバータ段９で除去されてしまう。従つて、
第１３図の破線ａで示す従来例とは異なり、実線
ｃでで示すように、低周波域でもその入力電圧特
性は良いものなる。 ここで、FMバンド帯を受信する際も、第２の
インバータ段９を用いると、第１３図破線ｂで示
すように、入力電圧特性は悪化するが、FMバン
ド帯を受信するときは、制御信号FMを「Ｈ」と
するため、遮断回路１８のMOSFET１９がオフ
し、MOSFET２０がオンする。即ち、増幅回路
１５の出力信号は「Ｌ」レベルに固定されること
により遮断され、増幅回路１１の出力信号が、イ
ンバータ１２及び１３に伝達される。この場合、
NORゲート２２のMOSFET２４は常にオフする
ため、第１のインバータ段８の出力信号がNOR
ゲート２２で反転され、分周回路に印加される。
そして、第１のインバータ段８における電圧利得
の周波数特性は、第１１図に示す如く高周波特性
が良いように設定されているので、入力電圧特性
は、SWバンド帯域と同様、FMバンド帯域でも
良好となる。 このように、バンド帯域により制御信号FMを
切換え、この制御信号に応じて、異なるインバー
タ段を選択するようにしたので、SWバンド帯か
らFMバンド帯に亙る広い周波数範囲で、入力電
圧の周波数特性が良くなり、従つて、SW帯用と
FM帯用で分周回路の入力回路を兼用できる。 ところで、本実施例においては、遮断回路１８
とNORゲート２２との間に、２段接続したイン
バータ１２，１３、あるいは、インバータ１６，
１７を挿入したが、このインバータ回路は、偶数
段であれば何段でもよく、又、全く挿入しなくて
もよい。 (ヘ) 考案の効果 本考案による分周回路の入力回路は、入力信号
を増幅及び整形するインバータ段を２系統に分割
し、制御信号に応じてインバータ段を選択するよ
うにしたので、広い周波数範囲に亙り、良好な入
力電圧の周波数特性を得ることができ、ラジオ受
信機に適用した場合には、異なるバンド帯域で、
分周回路の入力回路を共通化できる。
第１図〜第３図は分周回路の入力回路の従来例
を示す回路図、第４図は従来例の電圧利得特性を
示す特性図、第５図は従来例の理想的な入力電圧
特性を示す特性図、第６図〜第８図は従来例を説
明するための波形図、第９図は従来例の実際の入
力電圧特性を示す特性図、第１０図は本考案の実
施例を示す回路図、第１１図及び第１２図は本実
施例の第１及び第２のインバータ段の各々の電圧
利得特性を示す特性図、第１３図は本実施例の入
力電圧特性を示す特性図である。 主な図番の説明、１７……入力端子、２，４，
５，１２，１３，１６，１７……インバータ、６
……分周回路、８……第１のインバータ段、９…
…第２のインバータ段、１１，１５……増幅回
路、１８……遮断回路、２２……NORゲート。
を示す回路図、第４図は従来例の電圧利得特性を
示す特性図、第５図は従来例の理想的な入力電圧
特性を示す特性図、第６図〜第８図は従来例を説
明するための波形図、第９図は従来例の実際の入
力電圧特性を示す特性図、第１０図は本考案の実
施例を示す回路図、第１１図及び第１２図は本実
施例の第１及び第２のインバータ段の各々の電圧
利得特性を示す特性図、第１３図は本実施例の入
力電圧特性を示す特性図である。 主な図番の説明、１７……入力端子、２，４，
５，１２，１３，１６，１７……インバータ、６
……分周回路、８……第１のインバータ段、９…
…第２のインバータ段、１１，１５……増幅回
路、１８……遮断回路、２２……NORゲート。
Claims (1)
- 第１の局部発振周波数を有する第１の信号又は
第１の局部発振周波数と異なる第２の局部発振周
波数を有する第２の信号が共通に印加される入力
端子と、前記入力端子接続され、第１の帰還抵抗
を含んで前記第１の信号を増幅する第１の初段増
幅回路と、前記第１の初段増幅回路の出力と接続
され、前記第１の初段増幅回路の増幅信号に生じ
るノイズを除去するための第１の次段増幅回路
と、前記第１の次段増幅回路の出力と接続され、
前記第１の次段増幅回路の増幅信号を出力する第
１の出力回路と、前記入力端子と接続され、第２
の帰還抵抗を含んで前記第２の信号を増幅する第
２の初段増幅回路と、前記第２の初段増幅回路の
出力と接続され、前記第２の初段増幅回路の増幅
信号に生じるノイズを除去するための第２の次段
増幅回路と、前記第２の次段増幅回路の出力と接
続され、前記第２の次段増幅回路の増幅信号を出
力する第２の出力回路と、前記第１の初段増幅回
路の出力及び前記第２の初段増幅回路の出力と接
続され、前記第１の信号又は前記第２の信号を選
択するための選択信号が印加される制御回路と、
を備え、前記第１の初段増幅回路及び前記第１の
次段増幅回路は、前記第１の信号の局部発振周波
数に応じた電圧利得の周波数特性を有し、前記第
２の初段増幅回路及び前記第２の次段増幅回路
は、前記第２の信号の局部発振周波数に応じた電
圧利得の周波数特性を有し、前記制御回路は、前
記第１の信号を選択するための選択信号が印加さ
れた時に、前記第２の初段増幅回路の出力路を遮
断すると共に、前記第２の次段増幅回路を制御し
て該第２の次段増幅回路の出力信号によつて前記
第２の出力回路を不動作状態とし、前記第２の信
号を選択するための選択信号が印加された時、前
記第１の初段増幅回路の出力路を遮断すると共
に、前記第１の次段増幅回路を制御して該第１の
次段増幅回路の出力信号によつて前記第１の出力
回路を不動作状態とすることを特徴とする分周回
路の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8961583U JPS59195845U (ja) | 1983-06-10 | 1983-06-10 | 分周回路の入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8961583U JPS59195845U (ja) | 1983-06-10 | 1983-06-10 | 分周回路の入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59195845U JPS59195845U (ja) | 1984-12-26 |
| JPH0438606Y2 true JPH0438606Y2 (ja) | 1992-09-09 |
Family
ID=30219514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8961583U Granted JPS59195845U (ja) | 1983-06-10 | 1983-06-10 | 分周回路の入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59195845U (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5177040U (ja) * | 1974-12-12 | 1976-06-17 | ||
| JPS57138220A (en) * | 1981-02-20 | 1982-08-26 | Hitachi Ltd | Data input equipment for logical circuit |
-
1983
- 1983-06-10 JP JP8961583U patent/JPS59195845U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59195845U (ja) | 1984-12-26 |
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