JPH0438696A - 半導体記憶装置の昇圧回路 - Google Patents
半導体記憶装置の昇圧回路Info
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- JPH0438696A JPH0438696A JP2143046A JP14304690A JPH0438696A JP H0438696 A JPH0438696 A JP H0438696A JP 2143046 A JP2143046 A JP 2143046A JP 14304690 A JP14304690 A JP 14304690A JP H0438696 A JPH0438696 A JP H0438696A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、半導体記憶装置の昇圧回路に関する。
一般的な高密度ＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）においては、ワード線ドライブ信号等
に電源電圧以上の電圧レベルの信号を使用して動作マー
ジン等の特性改善を図ることが行われている。 このような電圧レベルの信号を得るための昇圧回路とし
ては、従来、第４図に示すような回路があり、その動作
タイミングは第５図に示すようになっている。 この昇圧回路は、プリチャージ期間においては、プリチ
ャージ信号φｐは高レベルであるためＭＯＳ型電界効果
トランジスタ（以下、ＭＯＳ型トランジスタという）２
８．２９．３０．３６が導通状態となり、出力信号φｏ
ｕｔ、ノードＢ及びノードＤは接地レベルであり、また
ノードＣは高レベルにプリチャージされており、ＭＯＳ
型トランジスタ２２及び２５は遮断状態となっている。 昇圧３５が遮断されることで終了する。 次に、ＭＯＳ型容量３２への充電が完了した時点で遅延
回路２０の出力が降下し、ＭＯＳ型トランジスタ２４及
び２６が遮断されることにより、ノードＤはＶｃｃレベ
ルまで上昇を開始し、昇圧用ＭＯＳ型容量３１により容
量結合されているノードＡの電位は、ノードＤの上昇に
同期して無負荷の場合はＶｃｃから２Ｖｃｃまで昇圧さ
れる。ノードＡの電荷はＭＯＳ型トランジスタ２２を介
して出力信号φｏｕｔを上昇させ、ＭＯＳ型容量３２は
ＭＯＳ型トランジスタ２２のゲートノードＢをより高電
位に昇圧し、結局電源電圧以上の出力信号φｏｕｔが出
力される。この値は出力信号φｏｕｔの負荷がゼロの場
合に２Ｖｃｃまで達する。ノードＤが上昇を開始してか
らの一連の動作は瞬時に行われるため、比較的高速な昇
圧回路が得られる。
クセス・メモリ）においては、ワード線ドライブ信号等
に電源電圧以上の電圧レベルの信号を使用して動作マー
ジン等の特性改善を図ることが行われている。 このような電圧レベルの信号を得るための昇圧回路とし
ては、従来、第４図に示すような回路があり、その動作
タイミングは第５図に示すようになっている。 この昇圧回路は、プリチャージ期間においては、プリチ
ャージ信号φｐは高レベルであるためＭＯＳ型電界効果
トランジスタ（以下、ＭＯＳ型トランジスタという）２
８．２９．３０．３６が導通状態となり、出力信号φｏ
ｕｔ、ノードＢ及びノードＤは接地レベルであり、また
ノードＣは高レベルにプリチャージされており、ＭＯＳ
型トランジスタ２２及び２５は遮断状態となっている。 昇圧３５が遮断されることで終了する。 次に、ＭＯＳ型容量３２への充電が完了した時点で遅延
回路２０の出力が降下し、ＭＯＳ型トランジスタ２４及
び２６が遮断されることにより、ノードＤはＶｃｃレベ
ルまで上昇を開始し、昇圧用ＭＯＳ型容量３１により容
量結合されているノードＡの電位は、ノードＤの上昇に
同期して無負荷の場合はＶｃｃから２Ｖｃｃまで昇圧さ
れる。ノードＡの電荷はＭＯＳ型トランジスタ２２を介
して出力信号φｏｕｔを上昇させ、ＭＯＳ型容量３２は
ＭＯＳ型トランジスタ２２のゲートノードＢをより高電
位に昇圧し、結局電源電圧以上の出力信号φｏｕｔが出
力される。この値は出力信号φｏｕｔの負荷がゼロの場
合に２Ｖｃｃまで達する。ノードＤが上昇を開始してか
らの一連の動作は瞬時に行われるため、比較的高速な昇
圧回路が得られる。
しかしながら、上記従来の昇圧回路では、ＭＯＳ型トラ
ンジスタ３５によるノードＡのＶｃｃまでの充電はφｉ
ｎ上昇後であり、昇圧用ＭＯＳ型容量用ＭＯＳ型容量３
１はプリチャージ期間にＭＯＳ型トランジスタ２１を通
してプリチャージされている。そのブリヂャージ電圧、
すなわちノードＡの電圧は、ＭＯＳ型トランジスタ２１
のしきい値電圧をｖｔｈとして（Ｖｃｃ−Ｖｔｈ）にな
っている。 」二部プリヂャーン期間に続いて能動期間に入りプリチ
ャージ信号φｐが接地レベルまで降下し、電源電圧レベ
ル（Ｖｃｃ）の入力信号φ１ｎが入力されると、ＭＯＳ
型トランジスタ２３を介してＭＯＳ型容量３２に充電が
開始される。ノードＣはＭＯＳ型容量３２が十分に充電
されるまで遅延回路２０の働きで高レベルを保持するた
め、ノードＤ及び出力φｏｕｔは低レベルを保持する。 またＭＯＳ型容量３８によりＭＯＳ型トランジスタ３５
のゲートがＶｃｃ以」二に昇圧され、ＭＯＳ型トランジ
スタ３５を通して、ノードＡに電流が流れ込み、前述の
電位降下を補う。この動作はＭＯＳ型容量３２に十分な
電荷が蓄積されるまで継続し、ノーＦＣが下降する時点
でノードＥがＭＯＳ型トランジスタ３７を介して放電さ
れＭＯＳ型トランジスタ３１がフルに充電されるまでに
は時間がかかり、昇圧に要する時間が長くなってしまう
という問題があった。 そこで、この発明の目的は、プリチャージ期間にノード
ＡをＶｃｃまで充電できるようにして、昇圧に要する時
間を短くした半導体記憶装置の昇圧回路を提供すること
にある。
ンジスタ３５によるノードＡのＶｃｃまでの充電はφｉ
ｎ上昇後であり、昇圧用ＭＯＳ型容量用ＭＯＳ型容量３
１はプリチャージ期間にＭＯＳ型トランジスタ２１を通
してプリチャージされている。そのブリヂャージ電圧、
すなわちノードＡの電圧は、ＭＯＳ型トランジスタ２１
のしきい値電圧をｖｔｈとして（Ｖｃｃ−Ｖｔｈ）にな
っている。 」二部プリヂャーン期間に続いて能動期間に入りプリチ
ャージ信号φｐが接地レベルまで降下し、電源電圧レベ
ル（Ｖｃｃ）の入力信号φ１ｎが入力されると、ＭＯＳ
型トランジスタ２３を介してＭＯＳ型容量３２に充電が
開始される。ノードＣはＭＯＳ型容量３２が十分に充電
されるまで遅延回路２０の働きで高レベルを保持するた
め、ノードＤ及び出力φｏｕｔは低レベルを保持する。 またＭＯＳ型容量３８によりＭＯＳ型トランジスタ３５
のゲートがＶｃｃ以」二に昇圧され、ＭＯＳ型トランジ
スタ３５を通して、ノードＡに電流が流れ込み、前述の
電位降下を補う。この動作はＭＯＳ型容量３２に十分な
電荷が蓄積されるまで継続し、ノーＦＣが下降する時点
でノードＥがＭＯＳ型トランジスタ３７を介して放電さ
れＭＯＳ型トランジスタ３１がフルに充電されるまでに
は時間がかかり、昇圧に要する時間が長くなってしまう
という問題があった。 そこで、この発明の目的は、プリチャージ期間にノード
ＡをＶｃｃまで充電できるようにして、昇圧に要する時
間を短くした半導体記憶装置の昇圧回路を提供すること
にある。
上記目的を達成するため、この発明は、昇圧用ＭＯＳＯ
９型容量この昇圧用ＭＯＳ型容量の一次側を電源に接続
したり電源から切り離したりするための第１電源接続用
ＭＯＳ型電界効果トランジスタと、上記昇圧用ＭＯＳ型
容量の２次側を上記電源に接続したり電源から切り離し
たりするための第２電源接続用ＭＯＳ型電界効果トラン
ジスタと、上記昇圧用ＭＯＳＯ９型容量次側を接地点に
接続したり接地点から切り離したりするための接地用Ｍ
ＯＳ型電界効果トランジスタよ、上記昇圧用ＭＯＳＯ９
型容量次側を出力回路に接続したり出力回路から切り離
したりするための出力用ＭＯＳ型電界効果トランジスタ
を有し、プリチャージ期間において、上記昇圧用ＭＯＳ
型容量の２次側を接地すると共に上記昇圧用ＭＯＳ型容
量の１次側を電源に接続して、上記昇圧用ＭＯＳＯ９型
容量電し、能動期間において上記昇圧用ＭＯＳ型容量の
２次側を接地点から切り離して上記電源に接続すると共
に上記昇圧用ＭＯＳＯ９型容量次側を電源から切り離し
て、上記昇圧用ＭＯＳ型容量の１次側の電位を上記電源
電圧レベル以上にして、その電位レベルの信号を出力回
路に出力するようにした半導体記憶装置の昇圧回路にお
いて、上記第１電源接続用ＭＯＳ型電界効果トランジス
タのゲートに接続された制御用ＭＯＳ型容量を有し、プ
リチャージ期間に、上記制御用ＭＯＳ型容量に充電する
ことにより上記第１電源接続用ＭＯＳ型電界効果トラン
ジスタのゲートに上記電源電圧レベル以上の電圧をかけ
て上記第１電源接続用ＭＯＳ型トランジスタをオンにす
る一方、能動期間に上記第１電源接続用ＭＯＳ型トラン
ジスタのゲートを接地させて上記第１電源接続用ＭＯＳ
型トラ圧レベルになる。次に、能動期間になると、上記
接地用ＭＯＳ型電界効果トランジスタがオフになると共
に第２電源接続用ＭＯＳ型トランジスタがオンになり、
昇圧用ＭＯＳ型容量の２次側電圧が電源電圧レベルにな
り、また、上記制御回路が、上記第１電源接続用ＭＯＳ
型トランジスタのゲートを接地させて上記第１電源接続
用ＭＯＳ型トランジスタをオフにするので、上記昇圧用
ＭＯＳ型容量の１次側の電位は電源電圧レベル以上に上
昇する。この電源電圧レベル以上の信号は出力用ＭＯＳ
型電界効果トランジスタを介して出力回路から出力され
る。 このように、昇圧用ＭＯＳＯ９型容量位がプリチャージ
期間に電源電圧と同じレベルになっているので、能動期
間における昇圧に要する時間が短くなる。 なお、電源投入時には上記制御用ＭＯＳＯ９型容量電さ
れていないので、プリチャージ期間に上記昇圧用ＭＯＳ
型容量の電位を電源電圧と同じレベルに上げることが出
来ない。そこで、初期化信ンジスタをオフにする制御回
路を備えたことを特徴としている。 また、この発明は、上記制御回路が初期化信号をうけて
」皿上制御用ＭＯＳ型容量の充電状態を初期化する初期
化回路を備えるようにすることができる。
９型容量この昇圧用ＭＯＳ型容量の一次側を電源に接続
したり電源から切り離したりするための第１電源接続用
ＭＯＳ型電界効果トランジスタと、上記昇圧用ＭＯＳ型
容量の２次側を上記電源に接続したり電源から切り離し
たりするための第２電源接続用ＭＯＳ型電界効果トラン
ジスタと、上記昇圧用ＭＯＳＯ９型容量次側を接地点に
接続したり接地点から切り離したりするための接地用Ｍ
ＯＳ型電界効果トランジスタよ、上記昇圧用ＭＯＳＯ９
型容量次側を出力回路に接続したり出力回路から切り離
したりするための出力用ＭＯＳ型電界効果トランジスタ
を有し、プリチャージ期間において、上記昇圧用ＭＯＳ
型容量の２次側を接地すると共に上記昇圧用ＭＯＳ型容
量の１次側を電源に接続して、上記昇圧用ＭＯＳＯ９型
容量電し、能動期間において上記昇圧用ＭＯＳ型容量の
２次側を接地点から切り離して上記電源に接続すると共
に上記昇圧用ＭＯＳＯ９型容量次側を電源から切り離し
て、上記昇圧用ＭＯＳ型容量の１次側の電位を上記電源
電圧レベル以上にして、その電位レベルの信号を出力回
路に出力するようにした半導体記憶装置の昇圧回路にお
いて、上記第１電源接続用ＭＯＳ型電界効果トランジス
タのゲートに接続された制御用ＭＯＳ型容量を有し、プ
リチャージ期間に、上記制御用ＭＯＳ型容量に充電する
ことにより上記第１電源接続用ＭＯＳ型電界効果トラン
ジスタのゲートに上記電源電圧レベル以上の電圧をかけ
て上記第１電源接続用ＭＯＳ型トランジスタをオンにす
る一方、能動期間に上記第１電源接続用ＭＯＳ型トラン
ジスタのゲートを接地させて上記第１電源接続用ＭＯＳ
型トラ圧レベルになる。次に、能動期間になると、上記
接地用ＭＯＳ型電界効果トランジスタがオフになると共
に第２電源接続用ＭＯＳ型トランジスタがオンになり、
昇圧用ＭＯＳ型容量の２次側電圧が電源電圧レベルにな
り、また、上記制御回路が、上記第１電源接続用ＭＯＳ
型トランジスタのゲートを接地させて上記第１電源接続
用ＭＯＳ型トランジスタをオフにするので、上記昇圧用
ＭＯＳ型容量の１次側の電位は電源電圧レベル以上に上
昇する。この電源電圧レベル以上の信号は出力用ＭＯＳ
型電界効果トランジスタを介して出力回路から出力され
る。 このように、昇圧用ＭＯＳＯ９型容量位がプリチャージ
期間に電源電圧と同じレベルになっているので、能動期
間における昇圧に要する時間が短くなる。 なお、電源投入時には上記制御用ＭＯＳＯ９型容量電さ
れていないので、プリチャージ期間に上記昇圧用ＭＯＳ
型容量の電位を電源電圧と同じレベルに上げることが出
来ない。そこで、初期化信ンジスタをオフにする制御回
路を備えたことを特徴としている。 また、この発明は、上記制御回路が初期化信号をうけて
」皿上制御用ＭＯＳ型容量の充電状態を初期化する初期
化回路を備えるようにすることができる。
」二部構成において、制御用ＭＯＳ型容量の２次側は、
プリチャーン期間にいたるまでに、電源投入後のダミー
ザイクルなどによりほぼ電源電圧レベルになっている。 そして、プリチャージ期間においては、制御回路が、上
記制御用ＭＯ５型容量を充電し、その１次側の電位を電
源電圧レベル以上にする。そうすると、第１電源接続用
ＭＯ６型電界効果トランジスタのゲートの電位が電源電
圧レベル以上となり、上記第１電源接続用ＭＯＳ型トラ
ンジスタが導通し、昇圧用ＭＯＳ型容量が充電される。 このとき昇圧用ＭＯＳＯ９型容量２次側が接地用ＭＯＳ
型電界効果トランジスタにより接地されているので、そ
の１次側の電位は電源型号をうけて上記制御用ＭＯＳ型
容量の充電状態を初期化する初期化回路を上記制御回路
に設け、プリチャージ期間に入る前に上記制御回路に初
期化信号を入力することにより、上記制御用ＭＯＳＯ９
型容量電状態を初期化しておくことができ、従って、プ
リチャージ期間に昇圧用ＭＯＳ型容量の電位を電源電圧
と同じレベルまで」二げることかできる。
プリチャーン期間にいたるまでに、電源投入後のダミー
ザイクルなどによりほぼ電源電圧レベルになっている。 そして、プリチャージ期間においては、制御回路が、上
記制御用ＭＯ５型容量を充電し、その１次側の電位を電
源電圧レベル以上にする。そうすると、第１電源接続用
ＭＯ６型電界効果トランジスタのゲートの電位が電源電
圧レベル以上となり、上記第１電源接続用ＭＯＳ型トラ
ンジスタが導通し、昇圧用ＭＯＳ型容量が充電される。 このとき昇圧用ＭＯＳＯ９型容量２次側が接地用ＭＯＳ
型電界効果トランジスタにより接地されているので、そ
の１次側の電位は電源型号をうけて上記制御用ＭＯＳ型
容量の充電状態を初期化する初期化回路を上記制御回路
に設け、プリチャージ期間に入る前に上記制御回路に初
期化信号を入力することにより、上記制御用ＭＯＳＯ９
型容量電状態を初期化しておくことができ、従って、プ
リチャージ期間に昇圧用ＭＯＳ型容量の電位を電源電圧
と同じレベルまで」二げることかできる。
以下、この発明を図示の実施例により詳細に説明する。
第１図は、この発明の一実施例の回路図である。
この昇圧部ＩＯの動作は、第４図の従来回路と同様であ
る。ＭＯＳＯ９型トランジスタ３ゲート（ノードＥ）の
制御方式が異なる。すなわち、従来例では、ＭＯ５型ト
ランジスタ３６．３７およびＭＯＳ型容量３８を備え、
φｉｎの立ち上がりでノードＥが昇圧されノードＡがＶ
ｃｃまて充電されるが、本実施例では、遅延信号発生回
路４０．４１、インバータ４２．４３、ＭＯＳ型トラン
ジスタ４６ 、４７ 、４．９、ＭＯＳ型容最４Ｓを備
え、φｉｎの立ち下がり、すなわちプリチャージ期間に
ノードＥが昇圧されノードＡがＶｃｃまで充電される。 通常ＤＲＡＭでは、電源投入後、ダミーサイクル（ＲＡ
Ｓピンにパルスを入力する）を行うが、その時にφｉｎ
に信号が入力され、予めＭＯＳ型容量４８がほぼＶｃｃ
レベルに充電されている。従って、プリチャージ期間に
おいては、インバータ４２によって反転された信号によ
りＭＯＳ型容量４８がＶｃｃレベル以上に充電され、上
記のようにノードＥが昇圧され、ノードＡがＶｃｃまで
充電される。このため能動期間における昇圧部１０の動
作に遅延が生じない。 一方、能動期間は、ノードＡの昇圧によってＭＯＳ型ト
ランジスタ３５を通して電源側への電流の逆流が生じな
いようにφ１ｎの立ち上がりでノードＥを接地レベルに
し、ＭＯＳ型トランジスタ３５を遮断状態にするように
している。 第２図は、この発明の他の実施例の回路図である。 回路構成のものであれば、本実施例の方式が適用できる
。
る。ＭＯＳＯ９型トランジスタ３ゲート（ノードＥ）の
制御方式が異なる。すなわち、従来例では、ＭＯ５型ト
ランジスタ３６．３７およびＭＯＳ型容量３８を備え、
φｉｎの立ち上がりでノードＥが昇圧されノードＡがＶ
ｃｃまて充電されるが、本実施例では、遅延信号発生回
路４０．４１、インバータ４２．４３、ＭＯＳ型トラン
ジスタ４６ 、４７ 、４．９、ＭＯＳ型容最４Ｓを備
え、φｉｎの立ち下がり、すなわちプリチャージ期間に
ノードＥが昇圧されノードＡがＶｃｃまで充電される。 通常ＤＲＡＭでは、電源投入後、ダミーサイクル（ＲＡ
Ｓピンにパルスを入力する）を行うが、その時にφｉｎ
に信号が入力され、予めＭＯＳ型容量４８がほぼＶｃｃ
レベルに充電されている。従って、プリチャージ期間に
おいては、インバータ４２によって反転された信号によ
りＭＯＳ型容量４８がＶｃｃレベル以上に充電され、上
記のようにノードＥが昇圧され、ノードＡがＶｃｃまで
充電される。このため能動期間における昇圧部１０の動
作に遅延が生じない。 一方、能動期間は、ノードＡの昇圧によってＭＯＳ型ト
ランジスタ３５を通して電源側への電流の逆流が生じな
いようにφ１ｎの立ち上がりでノードＥを接地レベルに
し、ＭＯＳ型トランジスタ３５を遮断状態にするように
している。 第２図は、この発明の他の実施例の回路図である。 回路構成のものであれば、本実施例の方式が適用できる
。
以上より明らかなように、この発明の半導体記憶装置の
昇圧回路は、昇圧用ＭＯＳ型容量の一次側を電源に接続
したり電源から切り離したりするための第１電源接続用
ＭＯＳ型電界効果トランジスタのゲートに接続された制
御用ＭＯＳ型容量を有し、プリチャージ期間に、上記制
御用ＭＯＳ型容量に充電することにより上記第１電源接
続用ＭＯＳ型電界効果トランジスタのゲートに上記電源
電圧レベル以上の電圧をかけて上記第１電源接続用ＭＯ
Ｓ型トランジスタをオンにする一方、能動期間に上記第
１電源接続用ＭＯＳ型トランジスタのゲートを接地させ
て上記第１電源接続用Ｍｏｓ型トランジスタをオフにす
る制御回路を備えているので、プリチャージ期間におい
て、」−記昇圧用ＭＯＳ型容量を電源レベルまで充電す
ることができ、従って、能動期間において、短時間に上
記昇圧用ＭＯＳ型容量の電位を電源電圧レベル以上に」
二連したように、第１図の回路では、電源投入後にダミ
ーサイクルが行なわれるために、その時点でノードＥが
昇圧されたが、もしダミーサイクルが行なわれなければ
ノードＥは昇圧されない。 そこで、ダミーサイクルが行なわれない場合でもノード
Ｅが昇圧されるようにしたのが本実施例の回路である。 すなわち、第１図の回路にオア回路４４を追加し、φｒ
ｅｓｅｔによるノードＥの初期化を行なっている。この
φｒｅｓｅｔは電源投入時に出力されるＶｃｃレベルの
パルスで、電源投入後は接地レベルで一定となる信号で
ある。このφｒｅｓｅｔの印加によりＭＯＳ型容量４８
が充電されるので、プリチャージ期間にノードＥがＶｃ
ｃレベル以上に昇圧されるのである。 尚、第１図及び第２図の昇圧部ｌＯの回路としては、第
３図に示すように、ＭＯＳ型トランジスタ３３を追加し
て、このＭＯＳ型トランジスタ３３のソースから出力信
号を取り出すようにした回路や、その他界圧用ＭＯＳ型
容量に充電が必要なあげることができ、非常に高速に電
源電圧以上の電圧を供給することができる。 また、上記制御回路が、初期化信号をうけて上記制御用
ＭＯＳ型容量の充電状態を初期化する初期化回路を備え
、電源投入時に」二部初期化信号をうけて、」二部制御
用ＭＯＳ型容量を充電しておくようにすれば、グミサイ
クルがなくても、プリチャージ期間に上記昇圧用ＭＯＳ
型容量を電源電圧レベルまで充電することができ、より
信頼性の高い動作を保証するこ七ができる。
昇圧回路は、昇圧用ＭＯＳ型容量の一次側を電源に接続
したり電源から切り離したりするための第１電源接続用
ＭＯＳ型電界効果トランジスタのゲートに接続された制
御用ＭＯＳ型容量を有し、プリチャージ期間に、上記制
御用ＭＯＳ型容量に充電することにより上記第１電源接
続用ＭＯＳ型電界効果トランジスタのゲートに上記電源
電圧レベル以上の電圧をかけて上記第１電源接続用ＭＯ
Ｓ型トランジスタをオンにする一方、能動期間に上記第
１電源接続用ＭＯＳ型トランジスタのゲートを接地させ
て上記第１電源接続用Ｍｏｓ型トランジスタをオフにす
る制御回路を備えているので、プリチャージ期間におい
て、」−記昇圧用ＭＯＳ型容量を電源レベルまで充電す
ることができ、従って、能動期間において、短時間に上
記昇圧用ＭＯＳ型容量の電位を電源電圧レベル以上に」
二連したように、第１図の回路では、電源投入後にダミ
ーサイクルが行なわれるために、その時点でノードＥが
昇圧されたが、もしダミーサイクルが行なわれなければ
ノードＥは昇圧されない。 そこで、ダミーサイクルが行なわれない場合でもノード
Ｅが昇圧されるようにしたのが本実施例の回路である。 すなわち、第１図の回路にオア回路４４を追加し、φｒ
ｅｓｅｔによるノードＥの初期化を行なっている。この
φｒｅｓｅｔは電源投入時に出力されるＶｃｃレベルの
パルスで、電源投入後は接地レベルで一定となる信号で
ある。このφｒｅｓｅｔの印加によりＭＯＳ型容量４８
が充電されるので、プリチャージ期間にノードＥがＶｃ
ｃレベル以上に昇圧されるのである。 尚、第１図及び第２図の昇圧部ｌＯの回路としては、第
３図に示すように、ＭＯＳ型トランジスタ３３を追加し
て、このＭＯＳ型トランジスタ３３のソースから出力信
号を取り出すようにした回路や、その他界圧用ＭＯＳ型
容量に充電が必要なあげることができ、非常に高速に電
源電圧以上の電圧を供給することができる。 また、上記制御回路が、初期化信号をうけて上記制御用
ＭＯＳ型容量の充電状態を初期化する初期化回路を備え
、電源投入時に」二部初期化信号をうけて、」二部制御
用ＭＯＳ型容量を充電しておくようにすれば、グミサイ
クルがなくても、プリチャージ期間に上記昇圧用ＭＯＳ
型容量を電源電圧レベルまで充電することができ、より
信頼性の高い動作を保証するこ七ができる。
第１図はこの発明の一実施例の回路図、第２図はこの発
明の他の実施例の回路図、第３図は上記第１図および第
２図の昇圧部の他の回路例を示す図、第４図は従来例の
回路図、第５図は第４図の回路を説明するためのタイミ
ング図である。 ＩＯ・・・昇圧部、 ２０．４０．４１・遅延信号発生回路、２１〜３３，３
５．４６〜４９・・・ＭＯＳ型トランジスタ、３１．３
２．４８・ＭＯＳ型容量、４．２．４３・・・インバー
タ、 φｐ・・プリチャージ信号、 φｏｕｔ・・高電圧出力信号、 ４４・・・オア回路、 φｉｎ・・入力信号、 φｒｅｓｅｔ・・リセット信号。 特 許 出 願 人 シャープ株式会社代 理 人
弁理士 前出 葆 はか１名第 図 第 図 第 図 ＮＤ−
明の他の実施例の回路図、第３図は上記第１図および第
２図の昇圧部の他の回路例を示す図、第４図は従来例の
回路図、第５図は第４図の回路を説明するためのタイミ
ング図である。 ＩＯ・・・昇圧部、 ２０．４０．４１・遅延信号発生回路、２１〜３３，３
５．４６〜４９・・・ＭＯＳ型トランジスタ、３１．３
２．４８・ＭＯＳ型容量、４．２．４３・・・インバー
タ、 φｐ・・プリチャージ信号、 φｏｕｔ・・高電圧出力信号、 ４４・・・オア回路、 φｉｎ・・入力信号、 φｒｅｓｅｔ・・リセット信号。 特 許 出 願 人 シャープ株式会社代 理 人
弁理士 前出 葆 はか１名第 図 第 図 第 図 ＮＤ−
Claims (1)
- （１）昇圧用ＭＯＳ型容量と、この昇圧用ＭＯＳ型容量
の一次側を電源に接続したり電源から切り離したりする
ための第１電源接続用ＭＯＳ型電界効果トランジスタと
、上記昇圧用ＭＯＳ型容量の２次側を上記電源に接続し
たり電源から切り離したりするための第２電源接続用Ｍ
ＯＳ型電界効果トランジスタと、上記昇圧用ＭＯＳ型容
量の２次側を接地点に接続したり接地点から切り離した
りするための接地用ＭＯＳ型電界効果トランジスタと、
上記昇圧用ＭＯＳ型容量の１次側を出力回路に接続した
り出力回路から切り離したりするための出力用ＭＯＳ型
電界効果トランジスタを有し、プリチャージ期間におい
て、上記昇圧用ＭＯＳ型容量の２次側を接地すると共に
上記昇圧用ＭＯＳ型容量の１次側を電源に接続して、上
記昇圧用ＭＯＳ型容量を充電し、能動期間において上記
昇圧用ＭＯＳ型容量の２次側を接地点から切り離して上
記電源に接続すると共に上記昇圧用ＭＯＳ型容量の１次
側を電源から切り離して、上記昇圧用ＭＯＳ型容量の１
次側の電位を上記電源電圧レベル以上にして、その電位
レベルの信号を出力回路に出力するようにした半導体記
憶装置の昇圧回路において、 上記第１電源接続用ＭＯＳ型電界効果トランジスタのゲ
ートに接続された制御用ＭＯＳ型容量を有し、プリチャ
ージ期間に、上記制御用ＭＯＳ型容量に充電することに
より上記第１電源接続用ＭＯＳ型電界効果トランジスタ
のゲートに上記電源電圧レベル以上の電圧をかけて上記
第１電源接続用ＭＯＳ型トランジスタをオンにする一方
、能動期間に上記電源接続用ＭＯＳ型トランジスタのゲ
ートを接地させて上記電源接続用ＭＯＳ型トランジスタ
をオフにする制御回路を備えたことを特徴とする半導体
記憶装置の昇圧回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2143046A JP2607733B2 (ja) | 1990-05-31 | 1990-05-31 | 半導体記憶装置の昇圧回路 |
| US07/705,618 US5134317A (en) | 1990-05-31 | 1991-05-29 | Booster circuit for a semiconductor memory device |
| DE4117882A DE4117882A1 (de) | 1990-05-31 | 1991-05-31 | Boosterschaltung fuer einen halbleiterspeicher |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2143046A JP2607733B2 (ja) | 1990-05-31 | 1990-05-31 | 半導体記憶装置の昇圧回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH0438696A true JPH0438696A (ja) | 1992-02-07 |
| JP2607733B2 JP2607733B2 (ja) | 1997-05-07 |
Family
ID=15329650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2143046A Expired - Fee Related JP2607733B2 (ja) | 1990-05-31 | 1990-05-31 | 半導体記憶装置の昇圧回路 |
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| Country | Link |
|---|---|
| US (1) | US5134317A (ja) |
| JP (1) | JP2607733B2 (ja) |
| DE (1) | DE4117882A1 (ja) |
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| DE4324853C1 (de) * | 1993-07-23 | 1994-09-22 | Siemens Ag | Spannungserzeugungsschaltung |
| US5394027A (en) * | 1993-11-01 | 1995-02-28 | Motorola, Inc. | High voltage charge pump and related circuitry |
| KR0141675B1 (ko) * | 1993-12-30 | 1998-07-15 | 김광호 | 전자 사진 기록장치의 절전 프린팅방법 |
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| US5847946A (en) * | 1997-12-15 | 1998-12-08 | Pericom Semiconductor Corp. | Voltage booster with pulsed initial charging and delayed capacitive boost using charge-pumped delay line |
| US5946204A (en) * | 1997-12-15 | 1999-08-31 | Pericom Semiconductor Corp. | Voltage booster with reduced Vpp current and self-timed control loop without pulse generator |
| US6198340B1 (en) | 1999-02-08 | 2001-03-06 | Etron Technology, Inc. | High efficiency CMOS pump circuit |
| JP4724498B2 (ja) * | 2005-08-30 | 2011-07-13 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置および高周波電力増幅モジュール |
| JP4712492B2 (ja) * | 2005-08-31 | 2011-06-29 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置および高周波電力増幅モジュール |
| JP2008205794A (ja) * | 2007-02-20 | 2008-09-04 | Renesas Technology Corp | 半導体集積回路装置および高周波電力増幅モジュール |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198620A (ja) * | 1984-03-21 | 1985-10-08 | Sharp Corp | Ｌｓｉ化したタイミング発生回路 |
| JPS62114192A (ja) * | 1985-11-13 | 1987-05-25 | Mitsubishi Electric Corp | ブ−トストラツプ回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3278833D1 (en) * | 1981-03-17 | 1988-09-01 | Hitachi Ltd | Dynamic type semiconductor monolithic memory |
| US4484092A (en) * | 1982-03-22 | 1984-11-20 | Motorola, Inc. | MOS Driver circuit having capacitive voltage boosting |
| JPS594223A (ja) * | 1982-06-30 | 1984-01-11 | Fujitsu Ltd | クロツク発生回路 |
| JP2548908B2 (ja) * | 1985-04-13 | 1996-10-30 | 富士通株式会社 | 昇圧回路 |
| US4678941A (en) * | 1985-04-25 | 1987-07-07 | International Business Machines Corporation | Boost word-line clock and decoder-driver circuits in semiconductor memories |
| US4906056A (en) * | 1987-04-14 | 1990-03-06 | Mitsubishi Denki Kabushiki Kaisha | High speed booster circuit |
-
1990
- 1990-05-31 JP JP2143046A patent/JP2607733B2/ja not_active Expired - Fee Related
-
1991
- 1991-05-29 US US07/705,618 patent/US5134317A/en not_active Expired - Lifetime
- 1991-05-31 DE DE4117882A patent/DE4117882A1/de active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198620A (ja) * | 1984-03-21 | 1985-10-08 | Sharp Corp | Ｌｓｉ化したタイミング発生回路 |
| JPS62114192A (ja) * | 1985-11-13 | 1987-05-25 | Mitsubishi Electric Corp | ブ−トストラツプ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2607733B2 (ja) | 1997-05-07 |
| US5134317A (en) | 1992-07-28 |
| DE4117882A1 (de) | 1991-12-12 |
| DE4117882C2 (ja) | 1993-02-18 |
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