JPH0334150B2 - - Google Patents
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- JPH0334150B2 JPH0334150B2 JP59054778A JP5477884A JPH0334150B2 JP H0334150 B2 JPH0334150 B2 JP H0334150B2 JP 59054778 A JP59054778 A JP 59054778A JP 5477884 A JP5477884 A JP 5477884A JP H0334150 B2 JPH0334150 B2 JP H0334150B2
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- effect transistor
- mos
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- gate
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〈技術分野〉
本発明は主にMOSダイナミツクメモリ素子に
おける高電圧タイミング発生回路の改良に関す
る。
おける高電圧タイミング発生回路の改良に関す
る。
〈従来技術〉
一般的な高密度ダイナミツクメモリ素子におい
ては、ワード線ドライブ信号等に電源電圧以上の
電圧レベルの信号を使用して動作マージン等の特
性改善を図ることが行なわれているが、従来回路
においては、必要な高電圧を得ようとすれば大き
な遅延時間が生じ、素子の高速化を阻害する要因
になつていた。
ては、ワード線ドライブ信号等に電源電圧以上の
電圧レベルの信号を使用して動作マージン等の特
性改善を図ることが行なわれているが、従来回路
においては、必要な高電圧を得ようとすれば大き
な遅延時間が生じ、素子の高速化を阻害する要因
になつていた。
まず従来から一般的なダイナミツクメモリ素子
に使用されている回路およびタイミング図をそれ
ぞれ第７図および第８図に示す。第７図において
１および２は一般的なタイミング発生回路であり
１段あたりの出力電圧は電源電位（VCC）であ
る。３1および３2はアクテイブ・ローの遅延信号
を作り出す回路であり、それぞれのタイミング発
生回路における入出力信号間の遅延時間を決定す
る。
に使用されている回路およびタイミング図をそれ
ぞれ第７図および第８図に示す。第７図において
１および２は一般的なタイミング発生回路であり
１段あたりの出力電圧は電源電位（VCC）であ
る。３1および３2はアクテイブ・ローの遅延信号
を作り出す回路であり、それぞれのタイミング発
生回路における入出力信号間の遅延時間を決定す
る。
従来回路を使用して高電圧出力のタイミング発
生回路を構成するには、第７図に示す通り、通常
のタイミング発生回路１および２の縦続接続およ
びMOS容量４により行なわれていた。
生回路を構成するには、第７図に示す通り、通常
のタイミング発生回路１および２の縦続接続およ
びMOS容量４により行なわれていた。
上記回路において高電圧出力信号を発生する動
作は、プリチヤージ期間では第８図に示す如くプ
リチヤージ信号φPが高レベルになり、この状態
で出力φOUT、ノードB2は接地レベル、ノードA1
およびA2は高レベルにプリチヤージされている。
入力信号φINはプリチヤージ状態で接地レベルを
保持する。次に能動期間に入りプリチヤージ信号
φPが接地レベルに降下し、入力信号φINが入力さ
れると第１段のタイミング発生回路のMOS容量
に充電が開始され、十分に充電が完了した時点で
遅延回路出力A1が降下し、ブーストノード６が
VCC以上にブーストされることによつてMOS型電
界効果トランジスタ（以下MOSTと略す）７を
介して出力信号φOUTが上昇を始める。この期間の
遅延時間をtd１とする。出力信号ブースト用の
MOS容量４は出力信号φOUTの上昇と共に充電が
開始され、VCC附近まで充電される時間をtd２と
する。MOS容量４は一般に大容量であるため、
上記充電時間td２は大きい値になつてしまう。
MOS容量４に充電が完了した時点でノードA2が
降下し、第２段のタイミング発生回路のノード８
が高レベルになりMOST９が導通し、第１段の
タイミング発生回路のノード６が接地レベルまで
放電され、MOST７が遮断されると共に、MOS
容量１０によりノード１１がVCC以上にブースト
され、MOST１２を通してB2が上昇し、MOS容
量４を介して容量結合された出力信号φOUTは電源
電圧以上にブーストされる。この期間の遅延時間
をtd３とする。
作は、プリチヤージ期間では第８図に示す如くプ
リチヤージ信号φPが高レベルになり、この状態
で出力φOUT、ノードB2は接地レベル、ノードA1
およびA2は高レベルにプリチヤージされている。
入力信号φINはプリチヤージ状態で接地レベルを
保持する。次に能動期間に入りプリチヤージ信号
φPが接地レベルに降下し、入力信号φINが入力さ
れると第１段のタイミング発生回路のMOS容量
に充電が開始され、十分に充電が完了した時点で
遅延回路出力A1が降下し、ブーストノード６が
VCC以上にブーストされることによつてMOS型電
界効果トランジスタ（以下MOSTと略す）７を
介して出力信号φOUTが上昇を始める。この期間の
遅延時間をtd１とする。出力信号ブースト用の
MOS容量４は出力信号φOUTの上昇と共に充電が
開始され、VCC附近まで充電される時間をtd２と
する。MOS容量４は一般に大容量であるため、
上記充電時間td２は大きい値になつてしまう。
MOS容量４に充電が完了した時点でノードA2が
降下し、第２段のタイミング発生回路のノード８
が高レベルになりMOST９が導通し、第１段の
タイミング発生回路のノード６が接地レベルまで
放電され、MOST７が遮断されると共に、MOS
容量１０によりノード１１がVCC以上にブースト
され、MOST１２を通してB2が上昇し、MOS容
量４を介して容量結合された出力信号φOUTは電源
電圧以上にブーストされる。この期間の遅延時間
をtd３とする。
結局、入力信号φINが入力されてから所望の高
出力電圧φOUTを得るのにtd1＋td2＋td3の時間が
必要であり、通常この値は必要以上に大きくなり
アクセス時間の悪化を招く。
出力電圧φOUTを得るのにtd1＋td2＋td3の時間が
必要であり、通常この値は必要以上に大きくなり
アクセス時間の悪化を招く。
上述のように、従来方式においてはタイミング
発生回路２段を縦続接続しているため、遅延時間
が１段構成タイミング発生回路の２倍以上必要で
あること、および大容量のブースト容量４に十分
な充電を能動期間に行なう必要があり、その充電
時間がタイミング発生回路の動作スピードに制限
を与えていた。
発生回路２段を縦続接続しているため、遅延時間
が１段構成タイミング発生回路の２倍以上必要で
あること、および大容量のブースト容量４に十分
な充電を能動期間に行なう必要があり、その充電
時間がタイミング発生回路の動作スピードに制限
を与えていた。
〈発明の目的〉
本発明は上記従来回路の欠点を全て解消し、１
段のタイミング発生回路で高電圧出力が得られる
LIS化した回路を提供するものであり、ダイナミ
ツクメモリ素子等の高速化に寄与する所が大であ
る。
段のタイミング発生回路で高電圧出力が得られる
LIS化した回路を提供するものであり、ダイナミ
ツクメモリ素子等の高速化に寄与する所が大であ
る。
〈実施例〉
本発明における回路構成の一実施例を第１図に
示す。また、第２図に上記実施例における動作タ
イミングを示す。
示す。また、第２図に上記実施例における動作タ
イミングを示す。
電源電圧VCCがドレイン及びゲートに入力され
た第1MOST２１について、ソースは第2MOST
２２のドレインに接続され、該接続点はノードＡ
となる。該第2MOST２２のソースは、ソースが
接地された第4MOST２４のドレインに接続され
る。上記第2MOST２２のゲート（ノードＢ）は
第3MOST２３のソース及び第5MOST２５のゲ
ートに接続されている。上記第5MOST２５のド
レインは電源VCCに、ソースは第6MOST２６の
ドレインに接続されている。第6MOST２６及び
第4MOST２４のゲートには、入力信号φINを予
め設定した時間遅延させて出力する遅延回路２０
の出力信号が与えられている。上記入力信号φIN
は遅延回路２０に入力されると共に、第3MOST
２３のドレインにも与えられる。該第3MOST２
３のゲートと遅延回路２０の出力端子（ノード
Ｃ）間には、ゲートに電源VCCが印加された
MOST２７が接続されている。
た第1MOST２１について、ソースは第2MOST
２２のドレインに接続され、該接続点はノードＡ
となる。該第2MOST２２のソースは、ソースが
接地された第4MOST２４のドレインに接続され
る。上記第2MOST２２のゲート（ノードＢ）は
第3MOST２３のソース及び第5MOST２５のゲ
ートに接続されている。上記第5MOST２５のド
レインは電源VCCに、ソースは第6MOST２６の
ドレインに接続されている。第6MOST２６及び
第4MOST２４のゲートには、入力信号φINを予
め設定した時間遅延させて出力する遅延回路２０
の出力信号が与えられている。上記入力信号φIN
は遅延回路２０に入力されると共に、第3MOST
２３のドレインにも与えられる。該第3MOST２
３のゲートと遅延回路２０の出力端子（ノード
Ｃ）間には、ゲートに電源VCCが印加された
MOST２７が接続されている。
上記第5MOST２５と第6MOST２６の接続点
ノードＤと上記ノードＡ間にはMOSトランジス
タによつて構成された第１ブースト用容量３１
が、また第2MOST２２のゲート（ノードＢ）と
ソース間には同様にMOSトランジスタによつて
構成された第２ブースト用容量３２が接続されて
いる。上記ノードＤと接続間にはMOST２８、
ノードＢと接地間にもMOST２９が接続され、
両MOST２８，２９共にゲートにはプリチヤー
ジ信号φPが与えられている。上記タイミング発
生回路において、出力信号φOUTは第2MOST２２
のソース端から導出される。該出力端子と接地間
に、ゲートにプリチヤージ信号φPが入力された
MOST３０が接続されている。
ノードＤと上記ノードＡ間にはMOSトランジス
タによつて構成された第１ブースト用容量３１
が、また第2MOST２２のゲート（ノードＢ）と
ソース間には同様にMOSトランジスタによつて
構成された第２ブースト用容量３２が接続されて
いる。上記ノードＤと接続間にはMOST２８、
ノードＢと接地間にもMOST２９が接続され、
両MOST２８，２９共にゲートにはプリチヤー
ジ信号φPが与えられている。上記タイミング発
生回路において、出力信号φOUTは第2MOST２２
のソース端から導出される。該出力端子と接地間
に、ゲートにプリチヤージ信号φPが入力された
MOST３０が接続されている。
上記構成よりなるタイミング発生回路におい
て、プリチヤージ期間においては、プリチヤージ
信号φPは高レベルであるためMOST３０，２９，
２８が導通状態となり、出力信号φOUT、ノードＢ
およびノードＤは接地レベルであり、またノード
Ｃは高レベルにプリチヤージされており、
MOST２５および２２は遮断状態となつている。
ブースト用MOS容量３１はプリチヤージ期間に
MOST２１を通してプリチヤージされている。
そのプリチヤージ電圧は、MOST２１のスレツ
シユホールド電圧をVTHとしてVCC−VTHになつて
いる。
て、プリチヤージ期間においては、プリチヤージ
信号φPは高レベルであるためMOST３０，２９，
２８が導通状態となり、出力信号φOUT、ノードＢ
およびノードＤは接地レベルであり、またノード
Ｃは高レベルにプリチヤージされており、
MOST２５および２２は遮断状態となつている。
ブースト用MOS容量３１はプリチヤージ期間に
MOST２１を通してプリチヤージされている。
そのプリチヤージ電圧は、MOST２１のスレツ
シユホールド電圧をVTHとしてVCC−VTHになつて
いる。
上記プリチヤージ期間に続いて能動期間に入り
プリチヤージ信号φPが接地レベルまで降下し、
電源電圧レベル（VCC）の入力信号φINが入力され
ると、MOST２３を介してMOS容量３２に充電
が開始される。ノードＣはMOS容量３２が十分
に充電されるまで遅延回路２０の働きで高レベル
を保持するため、ノードＤおよび出力φOUTは低レ
ベルを保持する。
プリチヤージ信号φPが接地レベルまで降下し、
電源電圧レベル（VCC）の入力信号φINが入力され
ると、MOST２３を介してMOS容量３２に充電
が開始される。ノードＣはMOS容量３２が十分
に充電されるまで遅延回路２０の働きで高レベル
を保持するため、ノードＤおよび出力φOUTは低レ
ベルを保持する。
次に、MOS容量３２への充電が完了した時点
で遅延回路２０の出力が降下し、MOST２６お
よび２４が遮断される。ノードＤはMOST２６
が遮断されたことによりVCCレベルまで上昇を開
始し、ブースト用MOS容量３１により容量結合
されているノードＡの電位は、ノードＤの上昇に
同期して無負荷の場合は（VCC−VTH）から
（2VCC−VTH）までブーストされる。ノードＡの
電荷はMOST２２を介して出力信号φOUTを上昇
させ、ブースト容量３２はMOST２２のゲート
ノードＢをより高電位にブーストし、結局電源電
圧以上の出力信号φOUTが出力される。この値は出
力信号φOUTの負荷が零の場合に（2VCC−VTH）ま
で達する。ノードＤが上昇を開始してからの一連
の動作は瞬時に行なわれるため、本実施例の回路
は非常に高速な高電圧出力タイミング発生回路と
なる。
で遅延回路２０の出力が降下し、MOST２６お
よび２４が遮断される。ノードＤはMOST２６
が遮断されたことによりVCCレベルまで上昇を開
始し、ブースト用MOS容量３１により容量結合
されているノードＡの電位は、ノードＤの上昇に
同期して無負荷の場合は（VCC−VTH）から
（2VCC−VTH）までブーストされる。ノードＡの
電荷はMOST２２を介して出力信号φOUTを上昇
させ、ブースト容量３２はMOST２２のゲート
ノードＢをより高電位にブーストし、結局電源電
圧以上の出力信号φOUTが出力される。この値は出
力信号φOUTの負荷が零の場合に（2VCC−VTH）ま
で達する。ノードＤが上昇を開始してからの一連
の動作は瞬時に行なわれるため、本実施例の回路
は非常に高速な高電圧出力タイミング発生回路と
なる。
本実施例における大きな特長は、大容量のブー
スト用MOS容量３１への充電がプリチヤージ期
間に完了しており、従つて能動期間において、そ
の充電電荷が即座に利用できること、および１段
構成のタイミング発生回路であることから遅延回
路２０が１個で構成されるため入力信号φINから
出力信号φOUTまでの遅延を従来の半分以下にでき
ることである。また回路素子数も従来の半分程度
で構成でき、素子の高集積化に対しても有効であ
る。
スト用MOS容量３１への充電がプリチヤージ期
間に完了しており、従つて能動期間において、そ
の充電電荷が即座に利用できること、および１段
構成のタイミング発生回路であることから遅延回
路２０が１個で構成されるため入力信号φINから
出力信号φOUTまでの遅延を従来の半分以下にでき
ることである。また回路素子数も従来の半分程度
で構成でき、素子の高集積化に対しても有効であ
る。
〈他の実施例〉
第３図は第１図における第1MOST２１のゲー
トにプリチヤージ信号φPを入力した第１の変形
実施例であり、回路動作は第１図と同様である。
トにプリチヤージ信号φPを入力した第１の変形
実施例であり、回路動作は第１図と同様である。
第４図は第２の変形実施例であり、第１図の実
施例におけるノードＡと接地間に第7MOST３３
及び第8MOST３４を付加し、第7MOST３３の
ゲートは第2MOST２２のゲートと共通に接続
し、第8MOST３４のゲートにはプリチヤージ信
号φPが入力される。本実施例の回路では出力信
号φOUTは第7MOST３３のソースから取り出す。
この回路は出力負荷が比較的大きい場合に有効で
あり第１図の実施例に比べて素子数は多くなるが
低消費電力化が計れる。
施例におけるノードＡと接地間に第7MOST３３
及び第8MOST３４を付加し、第7MOST３３の
ゲートは第2MOST２２のゲートと共通に接続
し、第8MOST３４のゲートにはプリチヤージ信
号φPが入力される。本実施例の回路では出力信
号φOUTは第7MOST３３のソースから取り出す。
この回路は出力負荷が比較的大きい場合に有効で
あり第１図の実施例に比べて素子数は多くなるが
低消費電力化が計れる。
この理由は、第１図においてMOS容量３２に
充電を行なう期間はMOST２２および２４が共
に導通状態となり、これらのMOSTが大きくな
つた場合に大きな電流が流れるが、第４図の回路
例では、第１図における第2MOST２２を第
2MOST２２と第7MOST３３に分配し、第
2MOST２２側のみに電流を流す。第8MOST３
４は能動状態では遮断されているため第7MOST
３３を通過した電流は出力側のみへ流れ接地側へ
は流れず低消費電力化が計れる。
充電を行なう期間はMOST２２および２４が共
に導通状態となり、これらのMOSTが大きくな
つた場合に大きな電流が流れるが、第４図の回路
例では、第１図における第2MOST２２を第
2MOST２２と第7MOST３３に分配し、第
2MOST２２側のみに電流を流す。第8MOST３
４は能動状態では遮断されているため第7MOST
３３を通過した電流は出力側のみへ流れ接地側へ
は流れず低消費電力化が計れる。
第５図は本発明における第３の変形実施例であ
り、前記第１図に示した実施例に、MOST３５，
３６，３７及びMOS容量３８が付加される。即
ち、電源VCCとノードＡ間にMOST３５が、電源
VCCとノードＣ間にMOST３６及びMOST３７が
付加され、MOST３５のゲートは、上記MOST
３６とMOST３７の接続点であるノードＥに接
続され、上記MOST３６のゲートにはプリチヤ
ージ信号φPが、MOST３７のゲートには電源VCC
が印加される。上記ノードＥと入力端子間に
MOS容量３８が接続される。
り、前記第１図に示した実施例に、MOST３５，
３６，３７及びMOS容量３８が付加される。即
ち、電源VCCとノードＡ間にMOST３５が、電源
VCCとノードＣ間にMOST３６及びMOST３７が
付加され、MOST３５のゲートは、上記MOST
３６とMOST３７の接続点であるノードＥに接
続され、上記MOST３６のゲートにはプリチヤ
ージ信号φPが、MOST３７のゲートには電源VCC
が印加される。上記ノードＥと入力端子間に
MOS容量３８が接続される。
上記回路の動作を説明するが、まず前記第１図
の実施例においてはMOS容量３２に充電を行な
う期間MOST２１，２２および２４が共に導通
となり、若干ノードＡの電位が下降し、MOS容
量３１にプリチヤージされている電荷が減少す
る。そこでMOS容量３２に充電を行なう期間の
みノードＡの電位を保持すべく追加されたのが第
５図の破線で囲む上記付加回路である。
の実施例においてはMOS容量３２に充電を行な
う期間MOST２１，２２および２４が共に導通
となり、若干ノードＡの電位が下降し、MOS容
量３１にプリチヤージされている電荷が減少す
る。そこでMOS容量３２に充電を行なう期間の
みノードＡの電位を保持すべく追加されたのが第
５図の破線で囲む上記付加回路である。
第５図において入力信号φINが入力されるとブ
ースト用MOS容量３８によりMOST３５のゲー
トがVCC以上にブーストされ、MOST３５を通し
てノードＡに電流が流れ込み、上述したＡ点の電
位降下を補う。この動作はMOS容量３２に十分
な電荷が蓄積されるまで継続し、ノードＣが下降
する時点でノードＥがMOST３７を介して放電
されMOST３５が遮断されることで終了する。
ースト用MOS容量３８によりMOST３５のゲー
トがVCC以上にブーストされ、MOST３５を通し
てノードＡに電流が流れ込み、上述したＡ点の電
位降下を補う。この動作はMOS容量３２に十分
な電荷が蓄積されるまで継続し、ノードＣが下降
する時点でノードＥがMOST３７を介して放電
されMOST３５が遮断されることで終了する。
前記各実施例は能動信号φINを第3MOST２３
のドレインに入力する回路を挙げて説明したが、
第3MOST２３のドレインに能動信号を入力する
代りにドレインを電源VCCに接続し、MOST２７
を除いて第3MOST２３のゲートに能動信号φIN
を与えて構成することもできる。
のドレインに入力する回路を挙げて説明したが、
第3MOST２３のドレインに能動信号を入力する
代りにドレインを電源VCCに接続し、MOST２７
を除いて第3MOST２３のゲートに能動信号φIN
を与えて構成することもできる。
第６図は本発明をデータ出力回路に適用した実
施例であり４０および４１は本発明による回路例
である。Ｄおよびはデータ入力信号であり能動
期間において、入力信号φINが入力されてから適
当な遅延時間が経過後に、一方のみ接地レベルま
で降下する。出力端に接続されたMOST４２，
４３は出力バツフアMOSTであり、あるいは
Ｄの極性により、どちらか一方のMOSTのゲー
トは前述の動作説明に基いてVCC以上の電位が与
えられるため、非常に高速な出力回路が実現され
る。
施例であり４０および４１は本発明による回路例
である。Ｄおよびはデータ入力信号であり能動
期間において、入力信号φINが入力されてから適
当な遅延時間が経過後に、一方のみ接地レベルま
で降下する。出力端に接続されたMOST４２，
４３は出力バツフアMOSTであり、あるいは
Ｄの極性により、どちらか一方のMOSTのゲー
トは前述の動作説明に基いてVCC以上の電位が与
えられるため、非常に高速な出力回路が実現され
る。
以上に述べた各実施例は、いづれも組合せて実
施可能であり、また既知のMOST回路との組合
せも可能である。
施可能であり、また既知のMOST回路との組合
せも可能である。
〈効果〉
以上本発明によれば、高電圧のタイミング信号
を少ない素子数で構成することができ、しかも入
力信号から出力信号の取り出しを高速化すること
ができ、各種MOSトランジスタ集積回路に適用
されて、高速処理を図り得る回路を得ることがで
きる。
を少ない素子数で構成することができ、しかも入
力信号から出力信号の取り出しを高速化すること
ができ、各種MOSトランジスタ集積回路に適用
されて、高速処理を図り得る回路を得ることがで
きる。
第１図は本発明による一実施例の回路図、第２
図は同実施例のタイミング図、第３図乃至第５図
は本発明による他の実施例の回路図、第６図は本
発明をダイナミツクメモリに適用した回路図、第
７図は従来の高電圧タイミング発生回路図、第８
図は同従来回路のタイミング図。 ２０：遅延信号発生回路、２１〜３０：
MOST、３１，３２：MOS容量、φp：プリチヤ
ージ信号、φIN：入力信号、φOUT：高電圧出力信
号。
図は同実施例のタイミング図、第３図乃至第５図
は本発明による他の実施例の回路図、第６図は本
発明をダイナミツクメモリに適用した回路図、第
７図は従来の高電圧タイミング発生回路図、第８
図は同従来回路のタイミング図。 ２０：遅延信号発生回路、２１〜３０：
MOST、３１，３２：MOS容量、φp：プリチヤ
ージ信号、φIN：入力信号、φOUT：高電圧出力信
号。
Claims (1)
- 【特許請求の範囲】 １ 少なくともプリチヤージ期間に充電電流を供
給する第1MOS型電界効果トランジスタと、該第
1MOS型電界効果トランジスタのソースにドレイ
ンが接続された第2MOS型電界効果トランジスタ
と、該第2MOS型電界効果トランジスタのゲート
にソースが接続された第3MOS型電界効果トラン
ジスタと、上記第2MOS型電界効果トランジスタ
のソースにドレインが接続され、ソースが接地電
位に接続され、ゲートが能動信号と逆相で且つ該
能動信号より遅延した信号出力に接続された第
4MOS型電界効果トランジスタと、ドレインが電
源に接続されゲートが上記第3MOS型電界効果ト
ランジスタのソースに接続された第5MOS型電界
効果トランジスタと、該第5MOS型電界効果トラ
ンジスタのソースにドレインが接続され、ゲート
が上記遅延した信号出力に接続され、ソースが接
地電位に接続された第6MOS型電界効果トランジ
スタと、第6MOS型電界効果トランジスタのドレ
インと第1MOS型電界効果トランジスタのソース
間に接続された第１ブースト容量と、第2MOS型
電界効果トランジスタのゲートとソース間に接続
された第２ブースト容量からなり、上記第3MOS
型電界効果トランジスタのドレイン又はゲートに
能動信号が与えられてなるLSI化したタイミング
発生回路。 ２ 請求の範囲第１項記載において、第2MOS型
電界効果トランジスタのソースから出力信号を取
り出すことを特徴とするLSI化したタイミング発
生回路。 ３ 請求の範囲第１項又は２項記載において、第
2MOS型電界効果トランジスタのソースと接地
間、及び又は第5MOS型電界効果トランジスタの
ソースと接地間、及び又は第2MOSのゲートと接
地間に、ゲートにプリチヤージ信号が入力された
MOS型電界効果トランジスタをそれぞれ接続し
てなるLSI化したタイミング発生回路。 ４ 請求の範囲第１項，第２項又は第３項記載に
おいて、第1MOS型電界効果トランジスタのゲー
トにプリチヤージ信号が入力されてなるLSI化し
たタイミング発生回路。 ５ 請求の範囲第１項，第２項，第３項又は第４
項記載において、第1MOS型電界効果トランジス
タのソースにドレインが接続され、ゲートが第
2MOS型電界効果トランジスタのゲートに接続さ
れた第7MOS型電界効果トランジスタと、該第
7MOS型電界効果トランジスタのソースにドレイ
ンが接続され、ゲートにプリチヤージ信号が入力
されソースが接地電位に接続された第8MOS型電
界効果トランジスタとを備え、出力信号は上記第
7MOS型電界効果トランジスタのソースから取り
出してなるLSI化したタイミング発生回路。 ６ 請求の範囲第１項，第２項，第３項，第４項
又は第５項記載において、第1MOS型電界効果ト
ランジスタのソースに、ソースが接続され、ドレ
インが電源に接続されたMOS型電界効果トラン
ジスタを接続し、該MOS型電界効果トランジス
タのゲートに能動信号が入力されてなり、遅延信
号出力が変化するまでの期間電源電圧以上にブー
ストされることを特徴としてなるLSI化したタイ
ミング発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59054778A JPS60198620A (ja) | 1984-03-21 | 1984-03-21 | Ｌｓｉ化したタイミング発生回路 |
| US06/707,236 US4677313A (en) | 1984-03-21 | 1985-03-01 | LSI high-voltage timing circuit for MOS dynamic memory element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59054778A JPS60198620A (ja) | 1984-03-21 | 1984-03-21 | Ｌｓｉ化したタイミング発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60198620A JPS60198620A (ja) | 1985-10-08 |
| JPH0334150B2 true JPH0334150B2 (ja) | 1991-05-21 |
Family
ID=12980224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59054778A Granted JPS60198620A (ja) | 1984-03-21 | 1984-03-21 | Ｌｓｉ化したタイミング発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4677313A (ja) |
| JP (1) | JPS60198620A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6252797A (ja) * | 1985-08-30 | 1987-03-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
| USRE34463E (en) * | 1985-12-06 | 1993-11-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with active pull up |
| JPS62134894A (ja) * | 1985-12-06 | 1987-06-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0817032B2 (ja) * | 1986-03-12 | 1996-02-21 | 株式会社日立製作所 | 半導体集積回路装置 |
| NL8601953A (nl) * | 1986-07-30 | 1988-02-16 | Philips Nv | Cmost-ingangsbuffer voor ttl-niveau ingangssignalen. |
| JPH01171194A (ja) * | 1987-12-25 | 1989-07-06 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| JPH087599Y2 (ja) * | 1988-03-18 | 1996-03-04 | 沖電気工業株式会社 | 昇圧信号発生回路 |
| JPH0229115A (ja) * | 1988-07-19 | 1990-01-31 | Toshiba Corp | 出力回路 |
| US5185721A (en) * | 1988-10-31 | 1993-02-09 | Texas Instruments Incorporated | Charge-retaining signal boosting circuit and method |
| JP2607733B2 (ja) * | 1990-05-31 | 1997-05-07 | シャープ株式会社 | 半導体記憶装置の昇圧回路 |
| JP3142018B2 (ja) * | 1992-03-12 | 2001-03-07 | 日本テキサス・インスツルメンツ株式会社 | 負荷駆動回路 |
| EP0620629B1 (de) * | 1993-04-15 | 1996-06-26 | Siemens Aktiengesellschaft | Ausgabe-Treiberschaltung mit freischaltbarem Ausgang |
| US6154063A (en) * | 1999-04-26 | 2000-11-28 | Maxim Integrated Products, Inc. | Class AB emitter follower buffers |
| KR100534216B1 (ko) * | 2004-06-18 | 2005-12-08 | 삼성전자주식회사 | 반도체 메모리에서의 워드라인 드라이버 회로 및 그에따른 구동방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7809397A (nl) * | 1978-09-15 | 1980-03-18 | Philips Nv | Geintegreerde schakeling in dynamische mos-logika met gescheiden opstelling van kombinatorische en sequen- tieele logische elementen. |
| JPS5625290A (en) * | 1979-08-07 | 1981-03-11 | Nec Corp | Semiconductor circuit |
| US4395644A (en) * | 1979-08-15 | 1983-07-26 | Nippon Electric Co., Ltd. | Drive circuit |
| JPS58207718A (ja) * | 1982-05-28 | 1983-12-03 | Nec Corp | 出力回路 |
| JPS594223A (ja) * | 1982-06-30 | 1984-01-11 | Fujitsu Ltd | クロツク発生回路 |
| US4521701A (en) * | 1982-09-16 | 1985-06-04 | Texas Instruments Incorporated | High-speed low-power delayed clock generator |
| JPS5958920A (ja) * | 1982-09-28 | 1984-04-04 | Fujitsu Ltd | バツフア回路 |
| DE3323446A1 (de) * | 1983-06-29 | 1985-01-10 | Siemens AG, 1000 Berlin und 8000 München | Eingangssignalpegelwandler fuer eine mos-digitalschaltung |
-
1984
- 1984-03-21 JP JP59054778A patent/JPS60198620A/ja active Granted
-
1985
- 1985-03-01 US US06/707,236 patent/US4677313A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4677313A (en) | 1987-06-30 |
| JPS60198620A (ja) | 1985-10-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |