JPH0438795A - 増幅回路 - Google Patents
増幅回路Info
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- JPH0438795A JPH0438795A JP2145714A JP14571490A JPH0438795A JP H0438795 A JPH0438795 A JP H0438795A JP 2145714 A JP2145714 A JP 2145714A JP 14571490 A JP14571490 A JP 14571490A JP H0438795 A JPH0438795 A JP H0438795A
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- JP
- Japan
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- voltage
- transistor
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- input
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- Pending
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- 230000000295 complement effect Effects 0.000 claims description 4
- 230000003321 amplification Effects 0.000 abstract description 12
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 4
- 230000015654 memory Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000004044 response Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は増幅回路に関し、特に半導体メモリにおいてメ
モリセルからのデータを増幅する増幅回路に関する。
モリセルからのデータを増幅する増幅回路に関する。
従来、半導体メモリ、特に半導体スタテイ、りＲＡＭに
おいては、メモリセルからのデータを増幅する種々の増
幅回路が提案されている。
おいては、メモリセルからのデータを増幅する種々の増
幅回路が提案されている。
第４図は従来の代表的な増幅回路の一例を示す回路図で
ある。
ある。
この増幅回路は、互いに相補の関係にある入力信号ＩＮ
、ＩＮをＮチャネル型のトランジスタＱ３、Ｑ４のゲ
ートで受け、１対のＰチャネル型のトランジスタＱｌ、
Ｑ２の電流ｉラー効果により電圧増幅率を改善する、い
わゆるカレントハラ−型の増幅回路である。
、ＩＮをＮチャネル型のトランジスタＱ３、Ｑ４のゲ
ートで受け、１対のＰチャネル型のトランジスタＱｌ、
Ｑ２の電流ｉラー効果により電圧増幅率を改善する、い
わゆるカレントハラ−型の増幅回路である。
次に、この回路の動作について第５図を参照して説明す
る。
る。
この回路において、電源電圧■ｃｃは５■、入力信号Ｉ
Ｎ、ＩＮはそれぞれ、例えば５Ｖ（または４．７Ｖ）、
４．７Ｖ（ｔたｆｄ５Ｖ）＋！：＆っ”Ｃいる。
Ｎ、ＩＮはそれぞれ、例えば５Ｖ（または４．７Ｖ）、
４．７Ｖ（ｔたｆｄ５Ｖ）＋！：＆っ”Ｃいる。
即ち、第５図に示すＶｉ 、△Ｖｉはそれぞれ４．７Ｖ
、０．３Ｖである。
、０．３Ｖである。
まず、トランジスタＱ４のＩＤ−ＶＤＳ特性（ドレイン
電流−ドレイン・ノース間電圧特性）は、ゲート・ソー
ス間電圧ＶＧＳが入力信号ＩＮと同一テアルカラ、ＩＮ
＝Ｖｉ＋△Ｖｉ （＝ｓｖ）、ＩＮｖｉ（＝４．７Ｖ）
のそれぞれの場合、第５図の実線で示された特性になる
。
電流−ドレイン・ノース間電圧特性）は、ゲート・ソー
ス間電圧ＶＧＳが入力信号ＩＮと同一テアルカラ、ＩＮ
＝Ｖｉ＋△Ｖｉ （＝ｓｖ）、ＩＮｖｉ（＝４．７Ｖ）
のそれぞれの場合、第５図の実線で示された特性になる
。
一方、トランジスタＱ２の特性は、電流ξラー効果によ
りトランジスタＱ３と同様の特性が得られるため、点線
で示された特性になる。
りトランジスタＱ３と同様の特性が得られるため、点線
で示された特性になる。
従ってＩＮ）ＩＮの場合、トランジスタＱ４の電流が小
さくなりトランジスタＱ２の電流が大きくなるが、逆に
ＩＮ（ＩＮの場合、トランジスタＱ４の電流が大きくな
りトランジスタＱ２の電流が小さくなることがわかる。
さくなりトランジスタＱ２の電流が大きくなるが、逆に
ＩＮ（ＩＮの場合、トランジスタＱ４の電流が大きくな
りトランジスタＱ２の電流が小さくなることがわかる。
尚、ＩＮ）ＩＮの時のトランジスタＱ４．Ｑ２の各特性
の交点の電圧が出力信号ＯＵＴの高レベルの電圧ＶＯＨ
であり、逆にＩＮ（ＩＮの時の交点の電圧が出力信号Ｏ
ＵＴの低レベルの電圧ｖｏＬである。電圧ＶｏＨ９■ｏ
Ｌはそれぞれ、例えば３Ｖ。
の交点の電圧が出力信号ＯＵＴの高レベルの電圧ＶＯＨ
であり、逆にＩＮ（ＩＮの時の交点の電圧が出力信号Ｏ
ＵＴの低レベルの電圧ｖｏＬである。電圧ＶｏＨ９■ｏ
Ｌはそれぞれ、例えば３Ｖ。
２Ｖとなる。
ところで、電圧ｖｏＨ９ｖＯＬの差電圧Δ■ｏを入力信
号ＩＮ 、ＩＮの差電圧ΔＶｉで割った値がこの増幅回
路の電圧増幅率Ｇｖであるから、前述の値から、電圧増
幅率Ｇｖは次式の様に計算され、およそ３．３になる。
号ＩＮ 、ＩＮの差電圧ΔＶｉで割った値がこの増幅回
路の電圧増幅率Ｇｖであるから、前述の値から、電圧増
幅率Ｇｖは次式の様に計算され、およそ３．３になる。
上述した従来の増幅回路は、入力信号ＩＮ 、 ＩＮを
受けるトランジスタＱ３．Ｑ４のゲート・ソース間電圧
ＶＣＳが一方は４．７■、他方は５■と近い値であるた
め、電流の変化もまた小さく、従って電圧増幅率Ｇｖも
高々３程度しかとれず、出力信号ＯＵ’ｌｌ”の高レベ
ル、低レベルの差が小さいという欠点がある。
受けるトランジスタＱ３．Ｑ４のゲート・ソース間電圧
ＶＣＳが一方は４．７■、他方は５■と近い値であるた
め、電流の変化もまた小さく、従って電圧増幅率Ｇｖも
高々３程度しかとれず、出力信号ＯＵ’ｌｌ”の高レベ
ル、低レベルの差が小さいという欠点がある。
本発明の目的は、出力信号の高レベル、低レベルの差を
大きくすることができる増幅回路を提供することにある
。
大きくすることができる増幅回路を提供することにある
。
本発明の増幅回路は、互いに相補の関係にめる第１及び
第２の入力信号をそれぞれ所定のレベルだけシフトさせ
る第１及び第２のレベルシフト回℃ 路倉、第１及第２の入力端を備えこれら第１及び第２の
入力端に前記第１及び第２のレベルシフト回路の出力信
号をそれぞれ対応して入力するカレントミラー型の増幅
部とを有している。
第２の入力信号をそれぞれ所定のレベルだけシフトさせ
る第１及び第２のレベルシフト回℃ 路倉、第１及第２の入力端を備えこれら第１及び第２の
入力端に前記第１及び第２のレベルシフト回路の出力信
号をそれぞれ対応して入力するカレントミラー型の増幅
部とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第Ｉの実施例を示す回路図である。
この実施例は、ゲート、ドレインを共通接続しンースに
入力信号ＩＮを入力するＰチャネル型のトランジスタＱ
５、及びンースを接地しドレインをトランジスタＱ５の
ドレインと接続しゲートに電源電圧Ｖｃｃを印加するＮ
チャネル型のトランシタＱ６を備え、入力信号ＩＮのレ
ベルをトランジスタＱ５のしきい値電圧分だけ低下させ
る第１のレベルシフト回路２人と、ゲート、ドレインを
共通接続しンースに入力信号ＩＮを入力するＰチャネル
型のトランジスタＱ７、及びンースを接地しドレインを
トランジスタＱ７のドレインと接続しゲートに電源電圧
ＶＣＣを印加するＮチャネル型のトランジスタＱ８を備
え、入力信号ＩＮのレベルをトランジスタＱ７のしきい
値電圧分だけ低下させる第２のレベルシフト回路２Ｂと
、ンースに電源電圧ＶＣＣを印加しゲートにレベルシフ
ト回路２Ａ＋２Ｂの出力信号をそれぞれ対応して入力す
るＰチャネル型のトランジスタＱｌ、Ｑ２、ンースを接
地しドレイン、ゲートをトランジスタＱｌヒ のドレインに接続するＮチャネル型のトランジスタＱ３
．及びンースを接地しドレインをトランジスタＱ２のド
レインと接続してこれを出力端とし辻 ゲートをトランジスタＱ３のゲート、ドレインを接続す
るＮチャネル型のトランジスタＱ４を備えたカレントハ
ラ−型の増幅部ｌとを有する構成となっている。
入力信号ＩＮを入力するＰチャネル型のトランジスタＱ
５、及びンースを接地しドレインをトランジスタＱ５の
ドレインと接続しゲートに電源電圧Ｖｃｃを印加するＮ
チャネル型のトランシタＱ６を備え、入力信号ＩＮのレ
ベルをトランジスタＱ５のしきい値電圧分だけ低下させ
る第１のレベルシフト回路２人と、ゲート、ドレインを
共通接続しンースに入力信号ＩＮを入力するＰチャネル
型のトランジスタＱ７、及びンースを接地しドレインを
トランジスタＱ７のドレインと接続しゲートに電源電圧
ＶＣＣを印加するＮチャネル型のトランジスタＱ８を備
え、入力信号ＩＮのレベルをトランジスタＱ７のしきい
値電圧分だけ低下させる第２のレベルシフト回路２Ｂと
、ンースに電源電圧ＶＣＣを印加しゲートにレベルシフ
ト回路２Ａ＋２Ｂの出力信号をそれぞれ対応して入力す
るＰチャネル型のトランジスタＱｌ、Ｑ２、ンースを接
地しドレイン、ゲートをトランジスタＱｌヒ のドレインに接続するＮチャネル型のトランジスタＱ３
．及びンースを接地しドレインをトランジスタＱ２のド
レインと接続してこれを出力端とし辻 ゲートをトランジスタＱ３のゲート、ドレインを接続す
るＮチャネル型のトランジスタＱ４を備えたカレントハ
ラ−型の増幅部ｌとを有する構成となっている。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するためのトランジス
タＱ２．Ｑ４のドレイン電流−ドレイン・ソース間電圧
特性図（以下Ｉ＋）−ｖＤｓ特性図という）である。
タＱ２．Ｑ４のドレイン電流−ドレイン・ソース間電圧
特性図（以下Ｉ＋）−ｖＤｓ特性図という）である。
電源電圧■ｃｃ、入力信号ＩＮ、ＩＮは従来例と同様、
ｊｃれぞれ５Ｖ、 ５ＶｉたＵ４．７Ｖ）。
ｊｃれぞれ５Ｖ、 ５ＶｉたＵ４．７Ｖ）。
４、７ Ｖ （または５Ｖ）とする。
まず、トランジスタＱｌ、Ｑ２のゲートに入力される電
圧Ａ、Ａは、トランジスタＱ５．Ｑ７、トランジスタＱ
６．Ｑ８のトランジスタサイズを適宜に選ぶことにより
、例えばそれぞれ３．７ Ｖ （または３．４Ｖ）、３
．４Ｖ（または３．７−Ｖ ）になる。
圧Ａ、Ａは、トランジスタＱ５．Ｑ７、トランジスタＱ
６．Ｑ８のトランジスタサイズを適宜に選ぶことにより
、例えばそれぞれ３．７ Ｖ （または３．４Ｖ）、３
．４Ｖ（または３．７−Ｖ ）になる。
従って、増幅部ｌの入力用のトランジスタＱｌ。
Ｑ２のゲート・ノース間電圧の絶対値は、これらトラン
ジスタＱｌ、Ｑ２のしきい値電圧に近い電圧に設定でき
、それぞれ１．３ Ｖ （または１．６ Ｖ ） 。
ジスタＱｌ、Ｑ２のしきい値電圧に近い電圧に設定でき
、それぞれ１．３ Ｖ （または１．６ Ｖ ） 。
１．６Ｖ（またｉｔ、１．３Ｖ）Ｋ；＆る。
ゆえに、入力信号ＩＮ、ＩＮのレベルがＩＮ）ＩＮ、１
Ｎ（ＩＮのそれぞれの場合のトランジスタＱ２の■Ｄ−
■Ｄｓ特性は第２図の点線のように、トランジスタＱ４
のｊＤ−ＶＤ８特性は実線のようになる。従来例と異な
り、ゲート・ノース間電圧ＶＧＳの小さい領域で動作し
ているため、ＶＣＳの変化即ち入力電圧ＩＮ、ＩＮの変
化に対する電流の変化が大きいことがわかる。
Ｎ（ＩＮのそれぞれの場合のトランジスタＱ２の■Ｄ−
■Ｄｓ特性は第２図の点線のように、トランジスタＱ４
のｊＤ−ＶＤ８特性は実線のようになる。従来例と異な
り、ゲート・ノース間電圧ＶＧＳの小さい領域で動作し
ているため、ＶＣＳの変化即ち入力電圧ＩＮ、ＩＮの変
化に対する電流の変化が大きいことがわかる。
従って、ＩＮ）ＩＮの時、出力信号ＯＵＴの高レベルの
電圧ＶＯＨは十分高く、逆にＩＮ（ＩＮの時、出力信号
ＯＵＴの低レベルの電圧ＶｏＬは十分低くくなる。高レ
ベル、低レベルの電圧ＶＯＨＩＶＯＬは、例えば、それ
ぞれ４．２Ｖ、０．８Ｖとなる。
電圧ＶＯＨは十分高く、逆にＩＮ（ＩＮの時、出力信号
ＯＵＴの低レベルの電圧ＶｏＬは十分低くくなる。高レ
ベル、低レベルの電圧ＶＯＨＩＶＯＬは、例えば、それ
ぞれ４．２Ｖ、０．８Ｖとなる。
ゆえに、この実施例の電圧増幅率Ｇｖは次の様に計算さ
れ、およそ１１となる。
れ、およそ１１となる。
即ち、従来例に比べて３倍以上の電圧増幅率を得ること
ができる。
ができる。
第３図は本発明の第２の実施例を示す回路図である。
この実施例は、入力信号ＩＮ、ＩＮのレベルシフトを、
バイポーラ型のトランジスタＱ１５．Ｑ１７のＰＮ接合
を利用して行い、また、増幅部を２つ（ＩＡＩＩＢ）設
けて相補型の出力信号ＯＵＴ 、ＯＵＴを得るようにし
たものである。
バイポーラ型のトランジスタＱ１５．Ｑ１７のＰＮ接合
を利用して行い、また、増幅部を２つ（ＩＡＩＩＢ）設
けて相補型の出力信号ＯＵＴ 、ＯＵＴを得るようにし
たものである。
この実施例は、トランジスタＱ５．Ｑ７の代わりにバイ
ポーラ型のトランジスタＱ１５．Ｑ１７を用いることに
より、動作の応答速度を改善することができる。また、
カレントミラー型の増幅部を２組用いることにより、第
１の実施例よりさらに高い電圧増幅率Ｇｖを得ることが
できる。例えば、電圧増幅率Ｇｖをおよそ１５程度にす
ることも可能である。
ポーラ型のトランジスタＱ１５．Ｑ１７を用いることに
より、動作の応答速度を改善することができる。また、
カレントミラー型の増幅部を２組用いることにより、第
１の実施例よりさらに高い電圧増幅率Ｇｖを得ることが
できる。例えば、電圧増幅率Ｇｖをおよそ１５程度にす
ることも可能である。
なお、この実施例のようにバイポーラ型のトランジスタ
を用いた増幅回路は、バイポーラ・０ＭＯ８混成（いわ
ゆるＢＩＣＭ、０８）構造の集積回路に特に適している
。
を用いた増幅回路は、バイポーラ・０ＭＯ８混成（いわ
ゆるＢＩＣＭ、０８）構造の集積回路に特に適している
。
以上説明したように本発明は、入力信号を所定のレベル
だけシフトして増幅部の入力用のトランジスタのゲート
に入力し、これらトランジスタのケート・ノース間電圧
をこれらトランジスタのしきい値電圧に近い値に設定す
る構成とすることにより、入力信号の電圧変化に対する
電流変化を大きくすることができるので、電圧増幅率を
従来例に比べて著しく改善することができる効果がある
。
だけシフトして増幅部の入力用のトランジスタのゲート
に入力し、これらトランジスタのケート・ノース間電圧
をこれらトランジスタのしきい値電圧に近い値に設定す
る構成とすることにより、入力信号の電圧変化に対する
電流変化を大きくすることができるので、電圧増幅率を
従来例に比べて著しく改善することができる効果がある
。
第１図は本発明の第１の実施例を示す回路図、第２図は
第１図に示された実施例の動作を説明するためのトラン
ジスタのＩＤ ＶＤＳ特性図、第３図は本発明の第２
の実施例を示す回路図、第４図は従来の増幅回路の一例
を示す回路図、第５図は第４図に示された増幅回路の動
作を説明するためのトランジスタのＩＤ−ＶＤＳＷ性図
である。 ”ｔｌＡｅｌＢ・・・・・・増幅部、２Ａ〜２Ｄ・・・
・°・レベルシフト回路、Ｑｌ−Ｑ８ 、 Ｑｔ １−
Ｑｌ ｓｏｏ。 ・・°トランジスタ。 代理人 弁理士 内 原 晋 ｌ〇− 〜Ｑ４−−−トランジスタ ０１ＪＴ 第 囚
第１図に示された実施例の動作を説明するためのトラン
ジスタのＩＤ ＶＤＳ特性図、第３図は本発明の第２
の実施例を示す回路図、第４図は従来の増幅回路の一例
を示す回路図、第５図は第４図に示された増幅回路の動
作を説明するためのトランジスタのＩＤ−ＶＤＳＷ性図
である。 ”ｔｌＡｅｌＢ・・・・・・増幅部、２Ａ〜２Ｄ・・・
・°・レベルシフト回路、Ｑｌ−Ｑ８ 、 Ｑｔ １−
Ｑｌ ｓｏｏ。 ・・°トランジスタ。 代理人 弁理士 内 原 晋 ｌ〇− 〜Ｑ４−−−トランジスタ ０１ＪＴ 第 囚
Claims (1)
- 互いに相補の関係にある第１及び第２の入力信号をそれ
ぞれ所定のレベルだけシフトさせる第１及び第２のレベ
ルシフト回路と、第１及第２の入力端を備えこれら第１
及び第２の入力端に前記第１及び第２のレベルシフト回
路の出力信号をそれぞれ対応して入力するカレントミラ
ー型の増幅部とを有することを特徴とする増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2145714A JPH0438795A (ja) | 1990-06-04 | 1990-06-04 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2145714A JPH0438795A (ja) | 1990-06-04 | 1990-06-04 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0438795A true JPH0438795A (ja) | 1992-02-07 |
Family
ID=15391430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2145714A Pending JPH0438795A (ja) | 1990-06-04 | 1990-06-04 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0438795A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100701630B1 (ko) * | 2003-08-09 | 2007-03-30 | 윤석렬 | 투 아치 터널의 중간벽체 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59119589A (ja) * | 1982-12-27 | 1984-07-10 | Toshiba Corp | 差動増幅器 |
| JPS6236796A (ja) * | 1985-08-10 | 1987-02-17 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
| JPS6374196A (ja) * | 1986-09-11 | 1988-04-04 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | Ｃｍｏｓ半導体メモリ回路 |
-
1990
- 1990-06-04 JP JP2145714A patent/JPH0438795A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59119589A (ja) * | 1982-12-27 | 1984-07-10 | Toshiba Corp | 差動増幅器 |
| JPS6236796A (ja) * | 1985-08-10 | 1987-02-17 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
| JPS6374196A (ja) * | 1986-09-11 | 1988-04-04 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | Ｃｍｏｓ半導体メモリ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100701630B1 (ko) * | 2003-08-09 | 2007-03-30 | 윤석렬 | 투 아치 터널의 중간벽체 |
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