JPH04387B2 - - Google Patents
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- JPH04387B2 JPH04387B2 JP56003379A JP337981A JPH04387B2 JP H04387 B2 JPH04387 B2 JP H04387B2 JP 56003379 A JP56003379 A JP 56003379A JP 337981 A JP337981 A JP 337981A JP H04387 B2 JPH04387 B2 JP H04387B2
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- Japan
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- lead
- branched
- wide
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
- H10W70/65—Shapes or dispositions of interconnections
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/701—Tape-automated bond [TAB] connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置にかかり、とくにテープキ
ヤリア方式にる半導体装置の内部リードの形状に
関する。
ヤリア方式にる半導体装置の内部リードの形状に
関する。
（従来の技術）
従来、半導体装置のリードを形成する方式とし
て、例えばテープ・キヤリヤ方式がある。テー
プ・キヤリア方式は、例えばポリイミド樹脂等で
できた絶縁性のフレキシブルなフイルム上に密着
して設けられたリードに半導体ペレツトを直接ボ
ンデイングする組み立て方式である。例えば第１
図に示したように、ポリイミド・フイルムで作ら
れたテープ１にテープを順次送るためのスプロケ
ツト・ホール２と半導体ペレツト３を収納するデ
バイス・ホール４とをあけ、このフイルムに密着
してリード５を形成する。リード５の先端はデバ
イス・ホール４内の支持枠６に支えられて半導体
ペレツト３の電極にボンデイングされており、一
方その外方端は電気測定をする時に探針を接触さ
せる為のパツド７に接続されている。この図に示
された例では、繁雑を避けるためにリード５は１
本だけ描き、他は省略している。この例では、ス
プロケツト・ホール５個分を１つのリード・フレ
ーム８とし、このリード・フレームが長尺のテー
プ１上に連続して設けられている。パツド７を利
用して電気テストし、良品と判定された半導体装
置は例えば図の破線に沿つて切断され、第２図に
示したようなセラミツク・ケース９に組み込まれ
る。第２図ｂは第２図ａのＡ−Ｂにおける断面図
である。ケースの中央にはキヤビテイ１０が設け
られ、この中に半導体ペレツト３がロウ材１１に
より固着されて収納されている。支持枠６に支え
られたリード５の末端は、ピン１２につながる内
部端子１３に接続される。封止はシール・リング
１４にキヤツプ（図示せず）を溶接して行なわれ
る。本方式のメリツトは、他のワイヤ・ボンデイ
ング方式では半導体ペレツトの電極ピツチが高々
200μmまでしか縮まらないのに対して、テープ・
キヤリア方式では電極ピツチは100μm程度まで可
能であるので、電極数が100を超えるような半導
体装置では、ペレツト・サイズを小型にできると
いう点にある。しかし、このような多くの電極数
を持つ半導体装置ではテープのデバイス・ホール
ドが大きくなり、これとスプロケツト・ホールに
挾まれる領域の面積が狭くなるので、リードは必
然的に細く且つ長くなる傾向がある。これはリー
ドの導通抵抗の増大を招く結果となり、特に電源
電圧を供給するリードや接地に用いるリードは電
圧降下などの問題をおこして、ICの特性を低下
させる原因となつている。
て、例えばテープ・キヤリヤ方式がある。テー
プ・キヤリア方式は、例えばポリイミド樹脂等で
できた絶縁性のフレキシブルなフイルム上に密着
して設けられたリードに半導体ペレツトを直接ボ
ンデイングする組み立て方式である。例えば第１
図に示したように、ポリイミド・フイルムで作ら
れたテープ１にテープを順次送るためのスプロケ
ツト・ホール２と半導体ペレツト３を収納するデ
バイス・ホール４とをあけ、このフイルムに密着
してリード５を形成する。リード５の先端はデバ
イス・ホール４内の支持枠６に支えられて半導体
ペレツト３の電極にボンデイングされており、一
方その外方端は電気測定をする時に探針を接触さ
せる為のパツド７に接続されている。この図に示
された例では、繁雑を避けるためにリード５は１
本だけ描き、他は省略している。この例では、ス
プロケツト・ホール５個分を１つのリード・フレ
ーム８とし、このリード・フレームが長尺のテー
プ１上に連続して設けられている。パツド７を利
用して電気テストし、良品と判定された半導体装
置は例えば図の破線に沿つて切断され、第２図に
示したようなセラミツク・ケース９に組み込まれ
る。第２図ｂは第２図ａのＡ−Ｂにおける断面図
である。ケースの中央にはキヤビテイ１０が設け
られ、この中に半導体ペレツト３がロウ材１１に
より固着されて収納されている。支持枠６に支え
られたリード５の末端は、ピン１２につながる内
部端子１３に接続される。封止はシール・リング
１４にキヤツプ（図示せず）を溶接して行なわれ
る。本方式のメリツトは、他のワイヤ・ボンデイ
ング方式では半導体ペレツトの電極ピツチが高々
200μmまでしか縮まらないのに対して、テープ・
キヤリア方式では電極ピツチは100μm程度まで可
能であるので、電極数が100を超えるような半導
体装置では、ペレツト・サイズを小型にできると
いう点にある。しかし、このような多くの電極数
を持つ半導体装置ではテープのデバイス・ホール
ドが大きくなり、これとスプロケツト・ホールに
挾まれる領域の面積が狭くなるので、リードは必
然的に細く且つ長くなる傾向がある。これはリー
ドの導通抵抗の増大を招く結果となり、特に電源
電圧を供給するリードや接地に用いるリードは電
圧降下などの問題をおこして、ICの特性を低下
させる原因となつている。
この問題を解決するために第３図に示す半導体
装置が考えられる。第３図はケースの内部端子よ
り内側の領域の1/4だけを図示したもので、繁雑
を避ける為に一部のリードは描かれていない。こ
の例では、信号の入力及び出力用のリード５に比
べて、接地用のリード５ａ及び電源電圧供給用の
リード５ｂ及びリフアレンス電圧供給用のリード
５ｃを幅広に形成し、それぞれ導通抵抗を小さく
することにより電圧降下を防いでいる。なお、幅
広に形成したリードはここに描かれた太さや場所
や数に限定されるわけではなく、個々の設計に従
つて変えることができる。テープ・キヤリア方式
では、リードを半導体ペレツトの電極にボンデイ
ングするには、通常は電極を突起状に形成してい
わゆるバンプ電極とし、これとリードととを接触
させて熱と荷重を加えて熱圧着接合する。この方
式は、バンプ電極とリードに多少の塑性変形を起
こさせることが必要であるが、第３図に示したよ
うな幅広のリード５ａ〜５ｃは他の細いリード５
よりも変形しにくい。このような場合、ボンデイ
ングの荷重または温度を上げることも１つの方法
であるが、これは半導体ペレツトの回路に不要な
ストレスを増加させることになり好ましくない。
装置が考えられる。第３図はケースの内部端子よ
り内側の領域の1/4だけを図示したもので、繁雑
を避ける為に一部のリードは描かれていない。こ
の例では、信号の入力及び出力用のリード５に比
べて、接地用のリード５ａ及び電源電圧供給用の
リード５ｂ及びリフアレンス電圧供給用のリード
５ｃを幅広に形成し、それぞれ導通抵抗を小さく
することにより電圧降下を防いでいる。なお、幅
広に形成したリードはここに描かれた太さや場所
や数に限定されるわけではなく、個々の設計に従
つて変えることができる。テープ・キヤリア方式
では、リードを半導体ペレツトの電極にボンデイ
ングするには、通常は電極を突起状に形成してい
わゆるバンプ電極とし、これとリードととを接触
させて熱と荷重を加えて熱圧着接合する。この方
式は、バンプ電極とリードに多少の塑性変形を起
こさせることが必要であるが、第３図に示したよ
うな幅広のリード５ａ〜５ｃは他の細いリード５
よりも変形しにくい。このような場合、ボンデイ
ングの荷重または温度を上げることも１つの方法
であるが、これは半導体ペレツトの回路に不要な
ストレスを増加させることになり好ましくない。
この問題に対して、半導体ペレツトのバンプ電
極への接続には第４図の方法、ケース上の内部端
子への接続には第５図の方法が考えられる。
極への接続には第４図の方法、ケース上の内部端
子への接続には第５図の方法が考えられる。
第４図ａに示したものは幅広のリード５ｄの先
端を細くすることにより他のリード５の先端と同
じ太さにしてある。これによりボンデイング荷重
はどのバンプ電極１５ににも均一に加わることに
なる。なお幅広のリードの先端は必らずしも他の
リードの太さと同じにする必要はなく、第４図ｂ
に示されるように支障をきたさない程度に細くす
ることも考えられる。
端を細くすることにより他のリード５の先端と同
じ太さにしてある。これによりボンデイング荷重
はどのバンプ電極１５ににも均一に加わることに
なる。なお幅広のリードの先端は必らずしも他の
リードの太さと同じにする必要はなく、第４図ｂ
に示されるように支障をきたさない程度に細くす
ることも考えられる。
又、第５図においても、幅広のリード５ｆの先
端を細くすることにより他のリード５の先端と同
じ太さにして、内部端子１３に接続している。
又、このリード５ｆの末端を細くして他のリード
５の幅と同じにしたが、接続に支障をきたさない
限り、多少幅広くすることも考えられる。
端を細くすることにより他のリード５の先端と同
じ太さにして、内部端子１３に接続している。
又、このリード５ｆの末端を細くして他のリード
５の幅と同じにしたが、接続に支障をきたさない
限り、多少幅広くすることも考えられる。
しかし、第３図に於けるリード５ａのように非
常に幅広に形成したものは、その先端を多少細く
した程度では効果がないし、極端に細くすればバ
ンプ電極もしくは内部電極との接着面積が小さく
なり、この部分での電気抵抗が大きくなつてしま
う。
常に幅広に形成したものは、その先端を多少細く
した程度では効果がないし、極端に細くすればバ
ンプ電極もしくは内部電極との接着面積が小さく
なり、この部分での電気抵抗が大きくなつてしま
う。
（発明が解決しようとする課題）
このように第１図乃至第５図の半導体装置にお
いては、電源電圧や接地に用いるリードの導通抵
抗による電圧降下の問題（第１図，第２図）を生
じ、ボンデイングの荷重、温度の上昇による半導
体ペレツトへのストレス増加の問題（第３図）を
生じ、あるいは、バンプ電極や内部電極との接着
部における電気抵抗の増大の問題（第４図，第５
図）を生じてしまう。
いては、電源電圧や接地に用いるリードの導通抵
抗による電圧降下の問題（第１図，第２図）を生
じ、ボンデイングの荷重、温度の上昇による半導
体ペレツトへのストレス増加の問題（第３図）を
生じ、あるいは、バンプ電極や内部電極との接着
部における電気抵抗の増大の問題（第４図，第５
図）を生じてしまう。
（問題を解決するための手段）
この発明の特徴は、半導体ペレツト上にたがい
に一定間隔あけて設けられたたがいに同一の平面
形状の多数のバンプ電極と、ケース上にたがいに
一定間隔あけて設けられたたがいに同一の平面形
状の多数の内部端子と、前記バンプ電極と一端で
接続し前記内部端子と他端で接続せるテープキヤ
リア方式の多数のリードとを有し、該多数のリー
ドには信号の入力および出力用の幅狭のリードな
らびに接地用および電源電圧供給用の幅広のリー
ドが混在している半導体装置であつて、前記幅狭
のリードはそれぞれ１個の前記バンプ電極と一端
で接続し１個の内部端子と他端で接続し、前記幅
広のリードの一端は細く複数に分岐しており、こ
の分岐した一端のそれぞれは前記幅狭のリードの
一端と前記バンプ電極上で同じ形状をなし、この
分岐した一端のそれぞれは異なる前記バンプ電極
にそれぞれ接続され、かつ、前記幅広のリードの
他端は細く複数に分岐しており、この分岐した他
端のそれぞれは前記幅狭のリードの他端と前記内
部端子上で同じ形状をなし、この分岐した他端の
それぞれは異なる前記内部端子にそれぞれ接続さ
れている半導体装置にある。
に一定間隔あけて設けられたたがいに同一の平面
形状の多数のバンプ電極と、ケース上にたがいに
一定間隔あけて設けられたたがいに同一の平面形
状の多数の内部端子と、前記バンプ電極と一端で
接続し前記内部端子と他端で接続せるテープキヤ
リア方式の多数のリードとを有し、該多数のリー
ドには信号の入力および出力用の幅狭のリードな
らびに接地用および電源電圧供給用の幅広のリー
ドが混在している半導体装置であつて、前記幅狭
のリードはそれぞれ１個の前記バンプ電極と一端
で接続し１個の内部端子と他端で接続し、前記幅
広のリードの一端は細く複数に分岐しており、こ
の分岐した一端のそれぞれは前記幅狭のリードの
一端と前記バンプ電極上で同じ形状をなし、この
分岐した一端のそれぞれは異なる前記バンプ電極
にそれぞれ接続され、かつ、前記幅広のリードの
他端は細く複数に分岐しており、この分岐した他
端のそれぞれは前記幅狭のリードの他端と前記内
部端子上で同じ形状をなし、この分岐した他端の
それぞれは異なる前記内部端子にそれぞれ接続さ
れている半導体装置にある。
（実施例）
第６図および第７図に本発明の実施例を示す。
第６図は半導体ペレツト３のバンプ電極１５か
ら支持枠６までの一部を拡大したものであり、同
図に示すように、半導体ペレツト３上に同一の平
面形状のバンプ電極１５が一定間隔あけて設けら
れており、接地用や電源電圧供給用の幅広のリー
ド５ａは３本に分岐し各々の先端は副狭のリード
５の先端とバンプ電極１５上で同じ形状となつて
バンプ電極と接続している。このようにすること
により、ボンデイング荷重はどのバンプ電極にも
一様に加わり、且つリード５ａとバンプ電極との
接触面積は確保されるのでボンデイング接続部で
の電圧降下も最小限に押えることができる。
ら支持枠６までの一部を拡大したものであり、同
図に示すように、半導体ペレツト３上に同一の平
面形状のバンプ電極１５が一定間隔あけて設けら
れており、接地用や電源電圧供給用の幅広のリー
ド５ａは３本に分岐し各々の先端は副狭のリード
５の先端とバンプ電極１５上で同じ形状となつて
バンプ電極と接続している。このようにすること
により、ボンデイング荷重はどのバンプ電極にも
一様に加わり、且つリード５ａとバンプ電極との
接触面積は確保されるのでボンデイング接続部で
の電圧降下も最小限に押えることができる。
また、リードをケースの内部端子に接続する場
合も熱圧着で行なわれるので、幅広のリードをケ
ースの内部端子に接続する場合も上述と同じ原理
が適用できる。この例を第７図を用いて説明す
る。第７図はケースの内部端子から支持枠６のあ
たりの一部を拡大した平面図で、幅広のリードを
内部端子に接続する場合に、この内部端子にだけ
過大な荷重が加わるのを防ぐために、非常に幅広
のリード５ｇの末端を３本に分岐した例を示した
ものであり。同図に示すように、ケース上に同一
平面形状の内部端子１３が一定間隔あけて設けら
れており、接地用や電源電圧供給用の幅広のリー
ド５ｇの３本に分岐した各々の内部端子１３上の
先端形状は、幅狭のリード５の内部端子１３上の
先端形状と同じとなつている。したがつて熱圧着
時の荷重時の条件は、全ての内部端子上で一様と
なるから温度、荷重をとくに増加することはなく
したがつて半導体チツプに過度のストレスが加わ
らず、かつ、幅広のリードは複数の分岐先端で接
続されるから十分の接触面積を確保することがで
き内部端子との接続部での電圧降下も最小限に押
えることができる。
合も熱圧着で行なわれるので、幅広のリードをケ
ースの内部端子に接続する場合も上述と同じ原理
が適用できる。この例を第７図を用いて説明す
る。第７図はケースの内部端子から支持枠６のあ
たりの一部を拡大した平面図で、幅広のリードを
内部端子に接続する場合に、この内部端子にだけ
過大な荷重が加わるのを防ぐために、非常に幅広
のリード５ｇの末端を３本に分岐した例を示した
ものであり。同図に示すように、ケース上に同一
平面形状の内部端子１３が一定間隔あけて設けら
れており、接地用や電源電圧供給用の幅広のリー
ド５ｇの３本に分岐した各々の内部端子１３上の
先端形状は、幅狭のリード５の内部端子１３上の
先端形状と同じとなつている。したがつて熱圧着
時の荷重時の条件は、全ての内部端子上で一様と
なるから温度、荷重をとくに増加することはなく
したがつて半導体チツプに過度のストレスが加わ
らず、かつ、幅広のリードは複数の分岐先端で接
続されるから十分の接触面積を確保することがで
き内部端子との接続部での電圧降下も最小限に押
えることができる。
（発明の効果）
以上のように本発明によれば、リードにおける
電圧降下が問題となるリードの幅を他のリードの
幅よりも広くすることによつて導通抵抗の増大を
緩和し、電圧降下を防ぐことができ、他のリード
に比べて幅広に形成したリードの先端を２本以上
に分岐することによつて、これによつて半導体ペ
レツト上のバンプ電極へのボンデイングを容易に
しかつ十分の接続面積を得て電気抵抗を小とし、
又、ケース上の内部端子への接続を容易にしかつ
内部端子への十分の接続面積を得て電気抵抗を更
に小としたものである。
電圧降下が問題となるリードの幅を他のリードの
幅よりも広くすることによつて導通抵抗の増大を
緩和し、電圧降下を防ぐことができ、他のリード
に比べて幅広に形成したリードの先端を２本以上
に分岐することによつて、これによつて半導体ペ
レツト上のバンプ電極へのボンデイングを容易に
しかつ十分の接続面積を得て電気抵抗を小とし、
又、ケース上の内部端子への接続を容易にしかつ
内部端子への十分の接続面積を得て電気抵抗を更
に小としたものである。
第１図乃至第５図は従来技術によるテープ・キ
ヤリア方式での半導体装置を示す図である。第６
図および第７図は本発明の実施例を示す平面図で
ある。 なお図において、１……テープ、２……スプロ
ケツト・ホール、３……半導体ペレツト、４……
デバイス・ホール、５……リード、５ａ〜５ｇ…
…幅広のリード、６……支持枠、７……パツド、
８……リード・フレーム、９……セラミツク・ケ
ース、１０……キヤビテイ、１１……ロウ材、１
２……ピン、１３……内部端子、１４……シー
ル・リング、１５……バンプ電極、である。
ヤリア方式での半導体装置を示す図である。第６
図および第７図は本発明の実施例を示す平面図で
ある。 なお図において、１……テープ、２……スプロ
ケツト・ホール、３……半導体ペレツト、４……
デバイス・ホール、５……リード、５ａ〜５ｇ…
…幅広のリード、６……支持枠、７……パツド、
８……リード・フレーム、９……セラミツク・ケ
ース、１０……キヤビテイ、１１……ロウ材、１
２……ピン、１３……内部端子、１４……シー
ル・リング、１５……バンプ電極、である。
Claims (1)
- １ 半導体ペレツト上にたがいに一定間隔あけて
設けられたたがいに同一の平面形状の多数のバン
プ電極と、ケース上にたがいに一定間隔あけて設
けられたたがいに同一の平面形状の多数の内部端
子と、前記バンプ電極と一端で接続し前記内部端
子と他端で接続せるテープキヤリア方式の多数の
リードとを有し、該多数のリードには信号の入力
および出力用の幅狭のリードならびに接地用およ
び電源電圧供給用の幅広のリードが混在している
半導体装置であつて、前記幅狭のリードはそれぞ
れ１個の前記バンプ電極と一端で接続し１個の内
部端子と他端で接続し、前記幅広のリードの一端
は細く複数に分岐しており、この分岐した一端の
それぞれは前記幅狭のリードの一端と前記バンプ
電極上で同じ形状をなし、この分岐した一端のそ
れぞれは異なる前記バンプ電極にそれぞれ接続さ
れ、かつ、前記幅広のリードの他端は細く複数に
分岐しており、この分岐した他端のそれぞれは前
記幅狭のリードの他端と前記内部端子上で同じ形
状をなし、この分岐した他端のそれぞれは異なる
前記内部端子にそれぞれ接続されていることを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56003379A JPS57117265A (en) | 1981-01-13 | 1981-01-13 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56003379A JPS57117265A (en) | 1981-01-13 | 1981-01-13 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57117265A JPS57117265A (en) | 1982-07-21 |
| JPH04387B2 true JPH04387B2 (ja) | 1992-01-07 |
Family
ID=11555715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56003379A Granted JPS57117265A (en) | 1981-01-13 | 1981-01-13 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57117265A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3680265D1 (de) * | 1985-02-28 | 1991-08-22 | Sony Corp | Halbleiterschaltungsanordnung. |
| JPS6359593A (ja) * | 1986-08-30 | 1988-03-15 | 株式会社東芝 | 携帯可能媒体における実装方法 |
| JPH02213148A (ja) * | 1989-02-14 | 1990-08-24 | Seiko Epson Corp | テープキャリア |
| JPH02295143A (ja) * | 1989-05-09 | 1990-12-06 | Nec Corp | 集積回路 |
| JP3772886B2 (ja) | 2003-12-22 | 2006-05-10 | ブラザー工業株式会社 | プリント基板及びインクジェットヘッド |
| JP5737966B2 (ja) * | 2011-01-25 | 2015-06-17 | キヤノン株式会社 | 液体吐出ヘッドおよび液体吐出ヘッドの製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49133558U (ja) * | 1973-03-20 | 1974-11-16 | ||
| DE2528119A1 (de) * | 1975-06-24 | 1977-01-20 | Siemens Ag | Elektrisch leitendes band |
-
1981
- 1981-01-13 JP JP56003379A patent/JPS57117265A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57117265A (en) | 1982-07-21 |
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