JPH0439097B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 主としてデバツギングおよび診断等の目的に用
いるブランチトレースの制御において、分岐元ア
ドレスおよび分岐先アドレスが予め設定した上限
アドレスと下限アドレスの範囲内にあるか否かの
チエツクを既存の演算回路により行うよう構成し
たもので、これによりハードウエア量を削減する
ことができる。

〔産業上の利用分野〕

本発明は、主としてデバツギングおよび診断等
の目的に使用するため、分岐条件が成立したとき
分岐元と分岐先の命令アドレスを主記憶上に格納
するブランチトレースのための制御方式に関す
る。

〔従来の技術〕

ブランチトレース制御においては、分岐元およ
び分岐先のアドレスに特定のアドレス範囲を設け
ることが多く、これを行う場合には、分岐命令に
より分岐したときの分岐元および分岐先のアドレ
スを、設定したアドレス範囲の上限アドレスおよ
び下限アドレスと比較する必要がある。

第６図は、ブランチトレース制御の従来例の示
すブロツク図である。

第６図はブランチトレースに関係ある部分のみ
を取り出して示している。図において、１は算術
論理演算機構（ALU）であり、２はＡレジスタ
（AR）、３はＢレジスタ（BR）であり、４は命
令アドレスレジスタ（iAR）であり、６はＺレジ
スタ（ZR）であつて、それぞれ中央処理装置の
主要構成要素の一つである。

５１および５２は、主記憶（MS）５の一部領
域を示し、５１はローカルストレージ（LS）と
呼ばれる領域であり、５２は分岐先および分岐元
のアドレスを書き込むテーブル（以下、BTデー
ブルと称す）を書き込む領域である。

８１，８２，８３および８４は、ブランチトレ
ースのために設けたレジスタおよび比較回路であ
る。

８１は下限アドレスをセツトするレジスタ（Ｌ
−LMT−REG）であり、８２は上限アドレスを
セツトするレジスタ（Ｕ−LMT−REG）であ
る。

８３は比較回路１であり、命令アドレスレジス
タ（iAR）４の内容とＬ−LMT−REG８１の内
容とを比較する。８４は比較回路２であり、命令
アドレスレジスタ（iAR）４の内容とＵ−LMT
−REG８２の内容とを比較する。

８５はANDゲートであり、比較回路１，８３
および比較回路２，８４の出力のAND条件を取
る。

８６は遅延AND回路であり、ANDゲート８５
の２回の出力のAND条件を求める。

１０はBT制御部であり、ブランチトレースの
ための制御を行う。

中央処理装置において一般命令が実行されてい
る通常の運用状態では、命令アドレスレジスタ
（iAR）４の示すアドレスで主記憶５（プログラ
ム領域は図示省略）から命令を図示省略の命令レ
ジスタに読み出し、これが解読されて命令の示す
データがＡレジスタ２およびＢレジスタ３に読み
出され、ALU１によつて命令の示す演算が行わ
れ、Ｚレジスタ６に結果が読み出される。iAR４
の内容は図示省略のカウントアツプ機構により＋
１され次々と命令が実行される。

分岐条件演算の命令が実行され、条件が満足さ
れると、分岐命令が上記命令レジシタに読み出さ
れ、iAR４には分岐先のアドレスがセツトされ
る。このiAR４の示すアドレスの命令が読み出さ
れて分岐先の命令が実行される。

デバツキングまたは診断のため、ブランチトレ
ースを行うに当たつては、まず主記憶のLS領域
５１内に、分岐先アドレスおよび分岐元アドレス
を記憶させておくBTテーブル５２上の先頭アド
レスを示すポインタと、BTテーブルの残り領域
を示すバイトカウントを書き込み、分岐元および
分岐先アドレスの下限アドレスをＬ−LMT−
REG８１に、上限アドレスをＵ−LMT−REG８
２にセツトする。

BTイネーブル（＋BT−ENB）信号は、操作
者が任意にセツトできる信号であつて、ブランチ
トレースさせたいときは“１”にセツトしてお
く。

分岐命令が命令レジスタに読み出され、BTイ
ネーブル信号が“１”であると、BT制御部１０
が活性化されて、BT制御部１０の制御が優先さ
れ、分岐先命令のフエツチは休止さる。

iAR４の内容（分岐元命令アドレス）は、比較
回路１，８３で下限アドレス以上であるかをチエ
ツクされ、比較回路２，８４は上限アドレス以下
であるかをチエツクされて、その両方とも成立し
たときは、ANDゲート８５が開かれる。次いで
iAR４には分岐先メモリアドレスがセツトされ、
同様な比較が比較回路１，８３および比較回路
２，８４で行われ、両方とも成立したときは
ANDゲート８５が開かれる。ANDゲート８５の
２回の出力は遅延AND回路８６に入れられ２回
とも成立の場合には、BTオーケー（＋BT−
OK）が“１”となる。

BTイネーブルが“１”にセツトしてあり、
BTオーケーが“１”となれば、ANDゲート７
が開かれ、LS５１中のポインタの示すBTテーブ
ルアドレスに分岐元および分岐先アドレスが書き
込まれ、書込みデータのバイト数だけポインタが
加算され、バイトカウントはバイト数だけ減算さ
れて、次の先頭アドレスおよび残りのバイト数を
示すように更新される。これらの動作は全てBT
制御部１０の制御により行われる。

このように、従来方式ではブランチトレースの
ために専用のレジスタＬ−LMT−REGおよびＵ
−LMT−REG、ならびに比較回路１，２を必要
とする。

〔発明が解決しようとする問題点〕

上記のように、従来方式ではブランチトレース
のために専用のレジスタおよび比較回路を必要と
するものであつた。

本発明は、このような専用のレジスタおよび比
較回路を必要とせず、ハードウエア量を削減した
新規なブランチトレース制御方式を提供しようと
するものである。

〔問題点を解決するための手段〕

第１図は本発明のブランチトレース制御方式の
原理ブロツク図を示す。

第１図において、ALU１、Ａレジスタ２、Ｂ
レジスタ３、iAR４、主記憶５、LS５１、BTテ
ーブル５２およびANDゲート７は第６図と同一
の対象物を示す。

９は桁上げ及びゼロ出力検査回路であり、演算
回路（ALU）１が本来備えている桁上げ出力
（演算結果がマイナスのとき“１”となる）およ
びゼロ出力（演算結果がゼロのとき“１”とな
る）を入力とし、所定の演算により条件検査を行
う。

１０はBT制御手段であり、主記憶LS領域から
の読出し、Ａレジスタ２、Ｂレジスタ３および
ALU１を使用しての演算を制御する。

ブランチトレースを行うに当たつては、まず主
記憶のLS領域５１に、ポインタおよびバイトカ
ウントの外に、分岐元および分岐先アドレスの上
限アドレスならびに下限アドレスを格納してお
く。これらの動作は、通常いわゆるサービスプロ
セツサのような補助プロセツサにより実行させ
る。

中央処理装置においてプログラムが走行し、分
岐条件が成立し分岐が行われると、BT制御手段
１０が活性化され、BT制御手段１０がBT実行
要求を出し、これに優先権が与えられているの
で、分岐先命令のフエツチは休止され、BT制御
手段１０によるブランチトレース制御が開始され
る。

BT制御手段１０の制御が開始され、演算回路
（ALU）１の一方の入力に分岐アドレス、次いで
分岐先アドレスをセツトし、他方の入力に主記憶
のLS領域５１に格納してある上限アドレスおよ
び下限アドレスを取り出してセツトして、 （下限アドレス）−（分岐元アドレス）、 （上限アドレス）−（分岐元アドレス）、 （下限アドレス）−（分岐先アドレス）、 （上限アドレス）−（分岐先アドレス）、 の４回の演算を実行させる。

ALU１における４回の演算結果の桁上げ出力
およびゼロ出力は、桁上げ及びゼロ出力検査回路
９に入れられ、ここで次の検査が行われる。

即ち、およびの演算結果で桁上げ出力が
“１”であるか又はゼロ出力が“１”であり、且
つおよびの演算結果で桁上げ出力が“０”で
あるか又はゼロ出力が“１”である条件が全て満
足されたとき、BTオーケー信号を“１”とす
る。

BTイネーブルが“１”にセツトしてあり、
BTオーケーが“１”となれば、ANDゲート７
が開かれ、LS５１中にポインタの示すBTテーブ
ルアドレスに分岐元アドレスおよび分岐先アドレ
スが書き込まれる。また、書込みポインタが読み
出されデータのバイト数だけ加算されて書き込ま
れ、バイトカウントはバイト数だけ減算されて、
次の先頭アドレスおよび残りのバイト数を示すよ
うに更新されることは従来例と同様である。

第２図は、命令とブランチトレースの実行シー
ケンスを示す図である。

図において、横軸は時間を示し各縦線は中央処
理装置のマシンサイクルを示す。中央処理装置に
おいて命令が走行中は各命令毎にALU使用要求
が出され、これより高い優先度の要求がないとき
その命令がALUを使用して命令を実行する。
ALUの使用要求の優先順位は次のようになつて
いる。

第１位 ブランチトレース要求 第２位 命令フエツチ要求 第３位 命令実行要求 サイクルで一つの一般命令の命令実行要求が
出され、ALU使用権を得てサイクル，で命
令が実行される。サイクルの終わりで次の命令
（分岐命令）の実行要求が出され、ALU使用権を
得てサイクル，で命令が実行される。これが
分岐命令であるためBT制御手段が活性化され、
サイクルの終わりでトレース要求を出す。分岐
命令の実行から分岐先の命令フエツチ要求が出さ
れる。トレース要求が命令フエツチ要求より優先
度が高いため、トレース要求がALU使用権を得
てブランチトレースが実行される。

サイクルでブランチトレース実行が終了し、
トレース要求は無くなるので命令フエツチ要求が
ALU使用権を得て分岐先命令がフエツチされ、
サイクルの終わりで命令実行要求が出されサイ
クル，で分岐先の命令が実行される。

〔作用〕

上記構成により、分岐元および分岐先アドレス
が、セツトされている上限および下限アドレス内
にあるか否かの検査ができることを、つぎに説明
する。

分岐元（分岐先についても同様）アドレス（ｘ
とする）は、下限および上限アドレス（Ｌ−
LMT，Ｕ−LMT）に対して、第３図ａに示すよ
うに次の５つの場合がある。

(a) ｘ＜Ｌ−LMT、 (b) ｘ＝Ｌ−LMT、 (c) Ｌ−LMT＜ｘ＜Ｕ−LMT、 (d) ｘ＝Ｕ−LMT、 (e) Ｕ−LMT＜ｘ、 上記５つの各々の場合に対する（Ｌ−LMT）−
ｘおよび（Ｕ−LMT）−ｘの演算結果に対する桁
上げ出力およびゼロ出力は、第３図ｂに示すよう
になる。

従つて、分岐元または分岐先アドレスｘが、上
限および下限アドレス内にあるとき、即ち(b)，
(c)，(d)にあるときの、（Ｌ−LMT）−ｘおよび
（Ｕ−LMT）−ｘの演算結果に対する桁上げ出力
およびゼロ出力の共通のオーケー条件は、第３図
ｂの最下欄の通りであり、４つの演算でこれが満
足されれば、BTオーケーとなる。

上記のようにして、既存の演算回路を使用して
比較演算を行うことにより、第６の従来例におい
て８１〜８４で示した４バイト程度の専用のレジ
スタおよび比較回路を必要とせず、９で示した１
ビツトの極めて小さな回路で済み、ハードウエア
量を大いに削減できる。

〔実施例〕

以下第４図および第５図に示す実施例により、
本発明をさらに具体的に説明する。

第４図は本発明の実施例のブロツク図である。

第５図は本発明の実施例のタイムチヤートであ
る。

第４図において、第５図と同一の符号は同一の
対象物を示す。

第４図に示す９１〜９５は、第１図に示した桁
上げ及びゼロ出力検査回路９の内容の実施例回路
である。

９１は排他的論理和回路（EOR）であり、演
算回路（ALU）１の桁上げ出力と、サイクルカ
ウント９２の出力を入力としている。

サイクルカウント９２は、クロツクで＋１カウ
ントし、自己出力で“０”にリセツトする回路で
あり、従つて第５図のタイムチヤートで示すよう
に、サイクル毎に“０”，“１”を繰り返す。

９３はORゲートであり、EOR９１の出力と演
算回路（ALU）１のゼロ出力を入力とする。

９４はANDゲートであり、ORゲート９３の出
力と回路９５の出力を入力とする。

回路９５は、ORゲート９３の出力により
“１”にリセツトされ、次のサイクルで“０”に
なる回路である。

最初のサイクルで、サイクルカウント９２が
“０”であり、桁上げ出力が“１”であるとする
と、EOR９１の出力は“１”となる。

EOR９１の出力が“１”となると、ゼロ出力
の値に関係なく、ORゲート９３の出力は“１”
となり、回路９５は初期状態で“１”であるか
ら、ANDゲート９４の出力は“１”となり、回
路９５は“１”にリセツトされる。

次のサイクルでは、サイクルカウント９２は
“１”となり、桁上げ出力が“０”であれば、
EOR９１の出力は“１”となる。従つて、AND
ゲート９４の出力は“１”となり、回路９５は
“１”にリセツトされる。

次のサイクルでは、サイクルカウント９２は
再び“０”となり、サイクルと同様なことが行
われる。

次のサイクルでは、サイクルカウント９２は
再び“１”となり、サイクルと同様なことが行
われ、ANDゲート９４からはBT−OK“１”と
して出力される。

このように、以上の各サイクルで、ゼロ出力が
“１”となれば、EOR９１の出力が“０”であつ
てもANDゲート９４の出力は“１”となる。

以上の，，，の４回のサイクルのう
ち、１回でもORゲート９３の出力が“０”のサ
イクルがあると、ANDゲート９４の出力は“０”
となり、回路９５は“１”にリセツトされず、
ANDゲート９４の出力は“０”となつてしまう。

第４図の回路において分岐条件が成立し分岐が
行われるとき、ブランチトレースが実行される状
況は第５図のタイムチヤートに示す通り、次のよ
うになる。

(1) Ａレジスタ（AR）２にLS５１からＬ−
LMTがセツトされ、Ｂレジスタ（BR）３に
は分岐元アドレスがセツトされる。このときの
サイクルカウントは“０”である。

(2) 次のサイクルで、ALU１において、AR−
BRの演算が行われ、その演算結果の桁上げお
よびゼロ出力が９１〜９５の回路で検査され
る。

(3) AR２にはLS５１からＵ−LMTがセツトさ
れる。サイクルカウント９２は“１”となる。

(4) 次のサイクルで、ALU１において、AR−
BRの演算が行われ、その演算結果の桁上げお
よびゼロ出力が９１〜９５の回路で検査され
る。

(5) BR３には命令アドレスレジスタ（iAR）４
から分岐先アドレスがセツトされ、AR２には
LS５１からＬ−LMTがセツトされる。サイク
ルカウントは“０”となる。

(6) 次のサイクルで、ALU１において、AR−
BRの演算が行われ、その演算結果の桁上げお
よびゼロ出力が９１〜９５の回路で検査され
る。

(7) AR２にはLS５１からＵ−LMTがセツトさ
れる。サイクルカウントは“１”となる。

(8) 次のサイクルで、ALU１において、AR−
BRの演算が行われ、その演算結果の桁上げお
よびゼロ出力が９１〜９５の回路で検査され
る。

(9) ANDゲート９４の出力、即ちBT−OKが
“１”であれば、Ｚレジスタ（ZR）にある分岐
元アドレスおよびBR３にある分岐先アドレス
がBTテーブル５２に書き込まれる。

(10) AR２にはLS５１からバイトカウントがカセ
ツトされ、BR３には、“８”がセツトされる。
“８”の値はBTテーブル５２に書き込まれる
分岐元および分岐先アドレスデータが８バイト
であるからである。

（11） 次のサイクルで、ALU１において、AR
−BRの演算が行われ、その結果によつてLS５
１内のバイトカウントの値を更新する。

（12） AR２にはLS５１からポインタがセツト
される。

（13） 次のサイクルで、ALU１において、AR
＋BRの演算が行われ、その結果によつてLS５
１内のポインタの値を更新する。

以上で１回のブランチトレースが終わり、次の
ブランチトレースの準備が整つたことになり、
BT制御部１０は命令実行要求を止め、ALU１の
使用権はプログラム命令に移され分岐先命令がフ
エツチされ、次々と実行される。

〔発明の効果〕

以上説明のように本発明によれば、既存の演算
回路を利用してアドレス比較を行うため、ハード
ウエア量を削減することができ、その実用上の効
果はきわめて大である。

【図面の簡単な説明】

第１図は本発明の原理ブロツク図、第２図はブ
ランチトレース実行時のタイムチヤート、第３図
はBTオーケー条件を示す図、第４図は本発明の
実施例のブロツク図、第５図は本発明の実施例の
タイムチヤート、第６図は従来例のブロツク図で
ある。 図面において、１は演算回路（ALU）、２はＡ
レジスタ（AR）、３はＢレジスタ（BR）、４は
命令アドレスレジスタ（iAR）、５は主記憶、６
はＺレジスタ（ZR）、７はANDゲート、９は桁
上げ及びゼロ主検査回路、１０はBT制御部（手
段）、５１はLS領域、５２はBTテーブル領域、
８１，８２はレジスタ、８３，８４は比較回路、
８５はANDゲート、８６は遅延AND回路、９１
は排他的論理和回路（EOR）、９２はサイクルカ
ウント、９３はORゲート、９４はANDゲート、
９５はリセツト１回路、それぞれ示す。

Claims (1)

1. 【特許請求の範囲】 １ 分岐条件が成立したとき分岐元および分岐先
   の命令アドレスを主記憶装置の特定領域上に格納
   するブランチトレース処理を行うデータ処理装置
   において、 分岐条件が成立したとき活性化され、前記デー
   タ処理装置の備える演算回路の一方の入力に分岐
   元アドレス、次いで分岐先アドレスをセツトし、
   その各々に対して他方の入力に予め特定領域に格
   納した上限アドレスと下限アドレスとを取り出し
   セツトして、４回の差演算を実行させるBT制御
   手段と、 前記演算回路による差演算の結果が負であると
   き“１”となる桁上げ出力と差演算の結果がゼロ
   であるとき“１”となるゼロ出力とを入力とし、
   前記各演算の結果における前記桁上げ出力ならび
   にゼロ出力を検査し、前記各回の演算結果総てが
   所定の条件を満足したときブランチトレースを許
   容する信号を出力する、桁上げおよびゼロ出力検
   査回路とを備え、 ブランチトレースを行う場合にはプログラム走
   行前に、前記分岐元および分岐先アドレスの上限
   値および下限値を主記憶の特定領域に格納してお
   き、プログラムが走行し分岐条件が成立したとき
   は前記BT制御手段が活性化され、前記演算回路
   の使用権を得て、分岐元および分岐先アドレスの
   上限値および下限値との比較演算を前記データ処
   理装置の演算回路により行うよう構成したことを
   特徴とするブランチトレース制御方式。