JPS62143143A - ブランチトレ−ス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ 主としてデハソギングおよび診断等の目的に用いるブラ
ンチトレースの制御１１において、分岐元アドレスおよ
び分岐先アドレスが予め設定した上限アドレスと下限ア
ドレスの範囲にあるか否かのチェックを既存の演算回路
により行うよう構成したもので、これによりハードウェ
アーｔを削減することができる。

［産業上の利用分野コ 本発明は、主としてデハソギングおよび診断等の目的に
使用するため、分岐条件の成立で分岐元と分岐先の命令
アドレスを主記憶上に格納するブランチトレースのため
の制御方式に関する。

［従来の技術］ ブランチトレース制御においては、分岐元および分岐先
のアドレスに特定のアドレス範囲を設けることが多く、
分岐命令により分岐したときの分岐元および分岐先のア
ドレスを、設定したアドレス範囲の上限アドレスおよび
下限アドレスと比較する必要がある。

従来技術においては、この分岐元および分岐先アドレス
と、上限および下限アドレスとの比較のために、専用の
比較回路を備える必要があった。

第５図は、ブランチトレース制御の従来方式のブロック
図である。

第５図において、ｌは算術論理演算機構（ＡＬＵ）であ
り、２はＡレジスタ（ＡＲ）　、３はＢレジスタ（ＢＲ
）であり、４は命令アドレスレジスタ（ｉＡＲ）であり
、６はＺレジスタ（ＺＲ）であって、それぞれ中央処理
装置の主要構成要素のひとつである。

５１および５２は、主記憶（ＭＳ）５の一部領域を示し
、５１はローカルストレージ（Ｌ　Ｓ）と呼ばれる領域
で、５２は分岐先および分岐元のアドレスを書き込むテ
ーブル（以下、ＢＴ子テーブル略記する）を書き込む領
域である。

８１、８２．８３．および８４は、ブランチトレースの
ために設けたレジスタおよび比較回路である。

８１は下限アドレスをセットするレジスタ（Ｌ−ＬＭＴ
−ＲＥＧ）であり、８２は上限アドレスをセットするレ
ジスタ（Ｕ−ＬＭＴ−ＲＥＧ）である。

８３は比較回路１であり、命令アドレスレジスタ（ｉＡ
Ｒ）４の内容とＬ−ＬＭＴ−ＲＥＧ　８１の内容とを比
較し、８４は比較回路２であり、命令アドレスレジスタ
（ｉＡＲ）４の内容とＵ−ＬＭＴ−ＲＥＧ　８２の内容
とを比較する。

ブランチトレースを行うに当っては、まず主記憶のＬＳ
領域５１内に、分岐先アドレスおよび分岐元アドレスを
記憶させておくＢＴ子テーブル２上の先頭アドレスを示
すポインタと、ＢＴ子テーブル残り領域を示すバイトカ
ウントを書き込み、分岐元および分岐先アドレスの下限
アドレスをＬ−ＬＭＴ−ＲＩＥＧ　８１に、上限アドレ
スをＵ−ＬＭＴ−ＲＥＧ　８２にセットする。

命令アドレスレジスタｉＡＲの内容は、比較回路ｌで下
限アドレス以上であるかをチェックされ、比較回路２で
上限アドレス以下であるかをチェックし、その両方が成
立したときは、ＡＮＤゲート８５が開かれ、ＢＴオーケ
ー（＋ＢＴ−ＯＫ）が１″となる。

ＢＴイネーブル（＋ＢＴ−ＥＮＢ）信号は、操作者が任
意にセントできる信号であって、分岐させ度いときは“
１”にセットしておく。

ＢＴイネーブルが“１゛にセットしてあり、ＢＴオーケ
ーか“１”となれば、ＡＮＤゲート７が開かれ、ＬＳ５
１中のポインタの示すＢＴテーブルアドレスに分岐元お
よび分岐先アドレスが書き込まれ、書込みデータのバイ
ト数だけポインタが加算され、バイトカウントはバイト
数だけ減算されて、次の先頭アドレスおよび残りのバイ
ト数を示すように更新される。

このように、従来方式ではブランチトレースのために専
用のレジスタＬ−ＬＭＴ−ＲＥＧおよびＵ−ＬＭＴ−Ｒ
ＥＧｌならびに比較回路１．２を必要とする。

［発明が解決しようとする問題点］ 上記のように、従来方式ではブランチトレースのために
専用のレジスタおよび比較回路を必要とするものであっ
た。

本発明は、このような専用のレジスタおよび比較回路を
必要とせず、ハードウェア量を削減した新規なブランチ
トレース制御方式を提供しようとするものである。

［問題点を解決するための手段］ 第１図は本発明のブランチトレース制御方式の原理ブロ
ック図を示す。

第１図において、第５図と同一の符号同一の対象物を示
す。

ブランチトレースを行うに当っては、まず上記ｔａのＬ
Ｓ領域５１に、ポインタおよびハイドカウントの外に、
分岐元および分岐先アドレスの上限アドレスおよび下限
アドレスを格納しておく。これは、いわゆるサービスプ
ロセッサのような補助プロセッサにより実行させる。

分岐条件が成立し分岐が行われたとき、演算回路（ＡＬ
Ｕ）ｌの一方の入力に分岐元アドレス、次いで分岐先ア
ドレスをセットし、その各々に対して他方の入力に前記
特定領域に格納した上限アドレスと下限アドレスとを取
り出しセットして、■（下限アドレス）−（分岐元アド
レス）、■（上限アドレス）−（分岐元アドレス）、■
（下限アドレス）−（分岐先アドレス）、■（上限アド
レス）−（分岐先アドレス）、の４回の演算を実行させ
る。

９は桁上げ及び出力ゼロ検査回路であって、演算回路（
ＡＬＵ）１の演算結果がマイナスのとき１”となる桁上
げ出力、および演算結果がゼロのとき“１”となるゼロ
出力を入力して、つぎの検査を行う。

即ち、■および■の演算の結果で桁上げ出力が５１”で
あるか又はゼロ出力が“１”であり、且つ■および■の
演算の結果で桁上げ出力が“Ｏ”であるか又はゼロ出力
が“１”である条件が総て満足されたとき、ＢＴオーケ
ー信号を１”とする。

ＢＴイネーブルがｌ１ｔ１１にセットしてあり、ＢＴオ
ーケーが“１”となれば、ＡＮＤゲート７が開かれ、Ｌ
Ｓ５１中のポインタの示すＢＴテーブルアドレスに分岐
元および分岐先アドレスが書き込まれ、書込みデータの
バイト数だけポインタが加算され、バイトカウントはバ
イト数だけ減算されて、次の先頭アドレスおよび残りの
バイト数を示すように更新されることは従来例と同様で
ある。

［作用］ 上記構成により、分岐元および分岐先アドレスがセット
された上限および下限アドレス内にあるか否かの検査が
できることを、次に説明する。

分岐元（分岐先についても同様）アドレス（Ｘとする）
は、下限および上限アドレス（Ｌ−ＬＭＴ、　Ｕ−ＬＭ
Ｔ）に対して、第２図（ａｌに示すように次の５つの場
合がある。

■Ｘ　＜　ｌ−ＬＭＴ。

■ｘ　　＝　　Ｌ−ＬＭＴ。

■Ｌ−ＬＭＴ＜　ｘ　＜　　ＩＩ−Ｌ旧＼■ｘ＝Ｕ−Ｌ
肘、 ■　Ｌｌ−ＬＭＴ＜　　ｘ　。

上記５つの各々の場合に対する（Ｌ−ＬＭＴ）　−ｘ及
び（１１−ＬＭＴ）　−ｘ　　の演算結果に対する桁上
げ出力およびゼロ出力は、第２図（ｂｌに示すようにな
る。

従って、分岐元または分岐先アドレスＸが、上限および
下限アドレス内にあるとき、即ち■、■、■にあるとき
の（Ｌ−ＬＭＴ）　−ｘ　　及び（Ｕ−ＬＭＴ）　−ｘ
の演算結果に対する桁上げ出力およびゼロ出力の共通の
オーケー条件は、第２図（ｂ）の最下欄のとおりであり
、４つの演算でこれが満足されれば、ＢＴオーケーとな
る。

上記のようにして、既存の演算回路を使用して比較演算
を行うことにより、従来例に８１〜８４で示した４バイ
ト程度の専用のレジスタおよび比較回路を必要とせず、
９で示した１ビツトの極めて小さい回路で済み、ハード
ウェア量を大いに削減できる。

し実施例］ 以下第３図および第４図に示す実施例により、本発明を
さらに具体的に説明する。

第３図は本発明の実施例のブロック図である。

第４図は本発明の実施例のタイムチャートである。

第３図において、第４図と同一の符号は同一の対象物を
示す。

９１〜９５は、第１図に示した桁上げおよびゼロ出力検
査回路９の内容の実施例回路である。

９１は排他的論理和回路（ＥＯＲ）であり、演算回路（
ＡＬＵ）１の桁上げ出力と、サイクル・カラント９２の
出力を入力としている。

サイクル・カウント９１は、クロックで→−１カウント
し、自己出力で“０”にリセットする回路であり、従っ
て第４図のタイムチャートで示すように、サイクル毎に
“０”、“１”を繰り返す。

９３はＯＲゲートであり、ＥＯＲ９１の出力と演算回路
（ＡＬＵ）１のゼロ出力を入力とする。

９４はＡＮＤゲートであり、ＯＲゲート９３の出力と回
路９５の出力を入力とする。

回路９５は、ＯＲゲート９３の出力により“１”にリセ
ットされ、次のサイクルで“０”になる回路である。

最初のサイクル■で、サイクルカウント９２が“０”で
あり、桁上げ出力が“ｌ”であるとすると、ＥＯＲ９２
の出力は“１″となる。

ＥＯＲ９２の出力が“１”となるとゼロ出力の値に関係
なく、ＯＲゲート９３の出力は“１”となり、回路９５
は初期状態で“１”であるから、ＡＮＤゲート９４の出
力は“ｌ”となり、回路９５は“ｌ”にリセットされる
。

次のサイクル■ではサイクルがラント９２は“１”とな
り、桁上げ出力が“０”であれば、ＥＯＲ９１の出力は
“ｌ”となる。

従って、ＡＮＤゲート９４の出力は“１”となり、回路
９５は“１”にリセットされる。

次のサイクル■ではサイクルカウント９２は再び“０”
となり、サイクル■と同様なことが行われる。

次のサイクル■ではサイクルカウント９２は再び“１”
となり、サイクル■と同様なことが行われ、ＡＮＤゲー
ト９４からはＢＴ−ＯＫ“１”として出力される。

以上の各サイクルで、ゼロ出力が“１”となれば、ＥＯ
Ｒ９１の出力が０”であってもＡＮＤゲート９４の出力
は“１”となる。

以上の■、■、■、■の４回のサイクルのうち、１回で
もＯＲゲート９３の出力が“０″のサイクルがあると、
ＡＮＤゲート９４の出力は“０”となり、回路９５は“
１”にリセットされず、ＡＮＤゲート９４の出力は“Ｏ
”となってしまう。

第３図の回路において分岐条件が成立し分岐が行われる
とき、ブランチトレースが実行される状況は第４図のタ
イムチャートに示すとおり、次のようになる。

（１）Ａレジスタ（ＡＲ）にＬＳからＬ−ＬＭＴがセン
トされ、Ｂレジスタ（ＢＲ）には分岐元アドレスがセッ
トされる。このときのサイクル・カウントは“０″であ
る。

（２）次のサイクルで、ＡＬＵにおいて、ＡＲ−ＢＲの
演算が行われ、その演算結果の桁上げおよびセロ出力が
９１〜９５の回路で検査される。

（３）ＡＲにはＬＳからＵ−ＬＭＴがセントされる。サ
イクル・カウントは１″となる。

（４）次のサイクルで、ＡＬＵにおいて、ＡＲ−ＢＲの
演算が行われ、その演算結果の桁上げおよびセロ出力が
９１〜９５の回路で検査される。

（５）ＢＲには命令アドレスレジスタ（ｉＡＲ）から分
岐先アドレスがセットされ、ＡＲにはＬＳからＬ−Ｌ訂
がセットされる。サイクル・カウントは“０”となる。

（６）次のサイクルで、ＡＬＵにおいて、ＡＲ−ＢＲの
演算が行われ、その演算結果の桁上げおよびゼロ出力が
９１〜９５の回路で検査される。

（７）ＡＲにはＬＳからＵ−ＬＭＴがセットされる。サ
イクル・カウントは１”となる。

（８）次のサイクルで、ＡＬＵにおいて、ＡＲ−ＢＲの
演算が行われ、その演算結果の桁上げおよびゼロ出力が
９１〜９５の回路で検査される。

（９）　Ａ’ＮＤゲート９４の出力、即ちＢＴ−ＯＫが
“１”であれば、Ｚレジスタ（ＺＲ）にある分岐元アド
レス、およびＢＲにある分岐先アドレスがＢＴ子テーブ
ル書き込まれる。

（１０）　Ａ　ＲにはＬＳ力１らハイドカウントがセッ
トされ、ＢＲには８″がセットされる。”８”の値はＢ
Ｔ子テーブル書き込まれる分岐元および分岐先アドレス
デークが８ハイドであるからである。

（１１）次のサイクルで、Ａ　＋−Ｕにおいて、Ａ　Ｒ
−＋３Ｒの演算が行われ、その結果によってＬＳ内のハ
イドカウントの値を更新する。

（１２）　Ａ　ＲにはＬＳからポインタがセットされる
。

（１３）次のサイクルで、ＡＬＵにおいて、ＡＲ＋ＢＲ
の演算が行われ、その結果によってＬ　Ｓ内のポインタ
の値を更新する。

以上で１回のブランチトレースが終り、次のブランチト
レースのための準備が整ったことになる。

［発明の効果］ 以上説明のように本発明によれば、既存の演算回路を利
用してアドレス比較を行うため、ハードウェア星を削減
することができ、その実用上の効果はきわめて大である
。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図はＢＴオーケー条件を示す図、 第３図は本発明の実施例のブロック図、第４図は本発明
の実施例のタイムチャート、第５図は従来例のブロック
図である。 図面において、 １は演算回路（Ａ　Ｌ　Ｕ）、 ２は、ヘレジスタ（ＡＲ）、 ３はＢレジスタ（ＢＲ）、 ４は命令アドレスレジスタ（ｉＡＲ）、５は主記憶、　
　　　　　６はＺレジスタ（ＺＲ）、７はＡＮＤゲート
、 ９は桁上げ及びゼロ出力検査回路、 ５１はＬＳ領域、　　　　５２はＢＴ子テーブル域、８
１、８２はレジスタ、　　８３．８４は比較回路、８５
はＡＮＤゲート、 ９１は排他的論理和回路（ＥＯＲ）、 ９２はサイクルカウント、９３はＯＲゲート、９４はＡ
ＮＤゲート、　　９５はリセット１回路、をそれぞれ示
す。 本発明の原理ブロック図 第１図 （ｂ） ＢＴオーケー灸゛←を示す７ 第　２　関

Claims (1)

1. 【特許請求の範囲】 分岐条件が成立したとき分岐元および分岐先の命令アド
   レスを主記憶装置の特定領域上に格納するブランチトレ
   ース機能を備えたデータ処理装置において、 分岐元アドレスおよび分岐先アドレスの上限と下限アド
   レスを主記憶の特定領域にセットする手段と、 分岐条件が成立したとき、データ処理装置の備える演算
   回路の一方の入力に分岐元アドレス、次いで分岐先アド
   レスをセットし、その各々に対して他方の入力に前記特
   定領域に格納した上限アドレスと下限アドレスとを取り
   出しセットして、４回の演算を実行させる制御手段と、 前記演算回路の桁上げ出力とゼロ出力とを入力とし、前
   記各演算の結果における前記桁上げ出力ならびにゼロ出
   力を検査し、前記各回の演算結果総てが、所定の条件を
   満足したときブランチトレースを許容する信号を出力す
   る、桁上げおよびゼロ出力検査回路とを備え、 前記分岐元および分岐先アドレスの、前記上限値および
   下限値との比較演算を前記データ処理装置の備える演算
   回路により行うよう構成したことを特徴とするブランチ
   トレース制御方式。