JPH0439232B2 - - Google Patents
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- JPH0439232B2 JPH0439232B2 JP60268539A JP26853985A JPH0439232B2 JP H0439232 B2 JPH0439232 B2 JP H0439232B2 JP 60268539 A JP60268539 A JP 60268539A JP 26853985 A JP26853985 A JP 26853985A JP H0439232 B2 JPH0439232 B2 JP H0439232B2
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- JP
- Japan
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- film
- sio
- semiconductor device
- composite
- insulating film
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/04—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using capacitive elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
- H10W20/491—Antifuses, i.e. interconnections changeable from non-conductive to conductive
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- Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
〔概要〕
コンタクト孔上に二酸化シリコン膜（SiO2膜）
とシリコン窒化膜（Si3N4膜）の複合膜を形成し
てなるBIC（Breakdown of Insulator for
Conduction）セルである。
とシリコン窒化膜（Si3N4膜）の複合膜を形成し
てなるBIC（Breakdown of Insulator for
Conduction）セルである。
本発明は半導体装置に関するもので、さらに詳
しく言えば、絶縁膜の絶縁破壊を利用して書込み
を行う素子の改良に関するものである。
しく言えば、絶縁膜の絶縁破壊を利用して書込み
を行う素子の改良に関するものである。
本出願人は第３図の断面図に示されるBICセル
を開発したものであり、同図において、１１はＰ
型シリコン基板、１２はシリコン基板表面に形成
されたN+型拡散領域、１３はシリコン基板１１
上に設けられた例えば燐・シリケート・ガラスの
絶縁膜（PSG膜）、１４はPSG膜１３に形成され
たコンタクトホール上に形成された絶縁膜、１５
は例えばアルミニウム（Al）の電極配線である。
を開発したものであり、同図において、１１はＰ
型シリコン基板、１２はシリコン基板表面に形成
されたN+型拡散領域、１３はシリコン基板１１
上に設けられた例えば燐・シリケート・ガラスの
絶縁膜（PSG膜）、１４はPSG膜１３に形成され
たコンタクトホール上に形成された絶縁膜、１５
は例えばアルミニウム（Al）の電極配線である。
Al配線１５に電圧を印加したときの第３図の
素子の等価回路は第４図に示され、絶縁膜１４が
非破壊状態のとき図示の回路は非導通である。絶
縁膜１４の絶縁破壊があると第４図の回路は第５
図に示す如く絶縁膜の抵抗Ｒをもつた導通状態に
なる。そこで、非導通を０、導通を１とすると、
１を書込みたいときにはパルスを加えて絶縁膜１
４を破壊し導通状態にすればよい。このようなセ
ルをXY方向にマトリツクス状に配置すると、書
き込んだセルは１、書き込まないセルは０となる
ので、前記したマトリツクス状のセルはプログラ
ム可能な読出し専用メモリ（PROM）となり、
PROMを読み取るときは絶縁膜に電圧を印加す
ると、電流が流れるセルは１、電流が流れないセ
ルは０であるので、検出回路にかけ電位を増幅し
て読取ることができる。
素子の等価回路は第４図に示され、絶縁膜１４が
非破壊状態のとき図示の回路は非導通である。絶
縁膜１４の絶縁破壊があると第４図の回路は第５
図に示す如く絶縁膜の抵抗Ｒをもつた導通状態に
なる。そこで、非導通を０、導通を１とすると、
１を書込みたいときにはパルスを加えて絶縁膜１
４を破壊し導通状態にすればよい。このようなセ
ルをXY方向にマトリツクス状に配置すると、書
き込んだセルは１、書き込まないセルは０となる
ので、前記したマトリツクス状のセルはプログラ
ム可能な読出し専用メモリ（PROM）となり、
PROMを読み取るときは絶縁膜に電圧を印加す
ると、電流が流れるセルは１、電流が流れないセ
ルは０であるので、検出回路にかけ電位を増幅し
て読取ることができる。
または、冗長回路において、Ａの回路に欠陥が
ありそれをＢの回路に切り換えたいとき、第３図
の素子を用いその絶縁膜を破壊し導通状態にして
Ａ回路からＢ回路への切換えを行うことができる
ので、第３図の素子は単独で切換え素子（スイツ
チングデバイス）として働く。
ありそれをＢの回路に切り換えたいとき、第３図
の素子を用いその絶縁膜を破壊し導通状態にして
Ａ回路からＢ回路への切換えを行うことができる
ので、第３図の素子は単独で切換え素子（スイツ
チングデバイス）として働く。
第３図に示す素子の絶縁膜１４を形成するに
は、直接シリコン基板のシリコン結晶を熱酸化し
てSiO2膜を形成する方法と、Ｎ型不純物例えば
砒素（As）をドープしたポリシリコンの熱酸化
膜を作る方法とがある。
は、直接シリコン基板のシリコン結晶を熱酸化し
てSiO2膜を形成する方法と、Ｎ型不純物例えば
砒素（As）をドープしたポリシリコンの熱酸化
膜を作る方法とがある。
基板シリコン結晶で熱酸化膜を作つた場合、
SiO2の絶縁破壊電圧（VBD）が典型的な例で25ボ
ルト程度に大である問題がある。この絶縁破壊電
圧はSiO2膜の膜厚（Tox）に依存するので、絶
縁破壊電圧を低くするにはSiO2の膜厚を小にす
ればよい筈である。しかし、SiO2の膜厚を小に
すると、SiO2膜が弱くなり、SiO2中に存在する
結晶欠陥とか不純物による欠陥を介してSiO2膜
が絶縁破壊電圧を起すことが頻繁に発生する。か
くして、絶縁破壊電圧を小にすべくSiO2を薄く
すると、電圧を印加しないときまたは僅かの電圧
を印加したときにSiO2膜が絶縁破壊し、プログ
ラミングが安定に行いえない問題がある。従つ
て、ある膜厚以上のSiO2膜が必要になるが、そ
うなると絶縁破壊電圧はある値以上のものとな
り、そのことは好ましくない。
SiO2の絶縁破壊電圧（VBD）が典型的な例で25ボ
ルト程度に大である問題がある。この絶縁破壊電
圧はSiO2膜の膜厚（Tox）に依存するので、絶
縁破壊電圧を低くするにはSiO2の膜厚を小にす
ればよい筈である。しかし、SiO2の膜厚を小に
すると、SiO2膜が弱くなり、SiO2中に存在する
結晶欠陥とか不純物による欠陥を介してSiO2膜
が絶縁破壊電圧を起すことが頻繁に発生する。か
くして、絶縁破壊電圧を小にすべくSiO2を薄く
すると、電圧を印加しないときまたは僅かの電圧
を印加したときにSiO2膜が絶縁破壊し、プログ
ラミングが安定に行いえない問題がある。従つ
て、ある膜厚以上のSiO2膜が必要になるが、そ
うなると絶縁破壊電圧はある値以上のものとな
り、そのことは好ましくない。
砒素をドープしたポリシリコンの場合、ポリシ
リコン中に砒素が混入した絶縁膜が作られるので
あるが、砒素原子が存在することによつて、絶縁
膜中に不純物が多く入り絶縁破壊電圧が低下する
もので、砒素をイオン注入法でドープするときイ
オン注入の条件を適当に選ぶことによつて書込み
可能な電圧を得ることができる。しかし、本発明
者の実験によると、絶縁膜中の絶縁破壊電圧のバ
ラツキが７ボルト程度と幅が広くそれは基板上の
酸化膜についても同様であるという問題があるこ
とが確認された。さらに、ポリシリコンの酸化膜
は、書込み後の抵抗がポリシリコンが存在するた
めに1KΩ〜10KΩと高くなる問題もある。
リコン中に砒素が混入した絶縁膜が作られるので
あるが、砒素原子が存在することによつて、絶縁
膜中に不純物が多く入り絶縁破壊電圧が低下する
もので、砒素をイオン注入法でドープするときイ
オン注入の条件を適当に選ぶことによつて書込み
可能な電圧を得ることができる。しかし、本発明
者の実験によると、絶縁膜中の絶縁破壊電圧のバ
ラツキが７ボルト程度と幅が広くそれは基板上の
酸化膜についても同様であるという問題があるこ
とが確認された。さらに、ポリシリコンの酸化膜
は、書込み後の抵抗がポリシリコンが存在するた
めに1KΩ〜10KΩと高くなる問題もある。
本発明はこのような点に鑑みて創作されたもの
で、前記した問題点を解決し、絶縁破壊電圧が一
定して低く容易に書込みが行え、しかも安定した
高信頼性の書込みが可能なBICセルを提供するこ
とを目的とする。
で、前記した問題点を解決し、絶縁破壊電圧が一
定して低く容易に書込みが行え、しかも安定した
高信頼性の書込みが可能なBICセルを提供するこ
とを目的とする。
上記問題点は、一導電型の半導体基板の一部に
形成された前記基板と反対の導電型領域とのコン
タクトをとる複合膜の絶縁破壊により該複合膜の
上の電極配線と前記領域との導通をとる装置にお
いて、前記複合膜は比誘電率の異なる複数の絶縁
膜により構成されてなることを特徴とする半導体
装置を提供することによつて解決される。
形成された前記基板と反対の導電型領域とのコン
タクトをとる複合膜の絶縁破壊により該複合膜の
上の電極配線と前記領域との導通をとる装置にお
いて、前記複合膜は比誘電率の異なる複数の絶縁
膜により構成されてなることを特徴とする半導体
装置を提供することによつて解決される。
前記したシリコン窒化膜とSiO2膜との複合絶
縁膜はポリシリコンを含まないものであるので、
破壊電圧を低く抑え、破壊後の抵抗値も低く抑え
ることができると同時に、破壊電圧を低くし、電
圧分布の幅も狭くすることができるのである。
縁膜はポリシリコンを含まないものであるので、
破壊電圧を低く抑え、破壊後の抵抗値も低く抑え
ることができると同時に、破壊電圧を低くし、電
圧分布の幅も狭くすることができるのである。
以下、図面を参照して本発明の実施例を詳細に
説明する。
説明する。
第１図ａを参照すると、Ｐ型シリコン基板１１
に形成したN+型領域１２とコンタクトをとるた
めの基板１１上の第１の絶縁膜１３に形成したコ
ンタクト孔は、シリコン窒化膜２１とSiO2膜２
２からなる第２の絶縁膜である複合膜２３で覆わ
れ、その上にAlなどの材料の電極配線１５が形
成されている。
に形成したN+型領域１２とコンタクトをとるた
めの基板１１上の第１の絶縁膜１３に形成したコ
ンタクト孔は、シリコン窒化膜２１とSiO2膜２
２からなる第２の絶縁膜である複合膜２３で覆わ
れ、その上にAlなどの材料の電極配線１５が形
成されている。
Ｐ型シリコン基板の替りに、Ｎ型シリコン基板
に設けられたＰ型ウエル拡散領域を用いてもよ
い。
に設けられたＰ型ウエル拡散領域を用いてもよ
い。
図示のデバイスは導通のために複合膜２３の絶
縁破壊を発生させるBICセルであつて、従来例同
様、電極配線１５に所定の電圧を印加して複合膜
２３を絶縁破壊して導通状態にするかまたはそう
することなく非導通状態に保つものである。
縁破壊を発生させるBICセルであつて、従来例同
様、電極配線１５に所定の電圧を印加して複合膜
２３を絶縁破壊して導通状態にするかまたはそう
することなく非導通状態に保つものである。
第１図ａのデバイスは第２図に示す工程によつ
て製造される。
て製造される。
第２図ａ参照：
Ｐ型シリコン基板１１の表面に、950℃の熱酸
化によつて200〓の膜厚のSiO2膜１６を形成す
る。
化によつて200〓の膜厚のSiO2膜１６を形成す
る。
第２図ｂ参照：
SiO2膜１６上に形成したレジスト膜（図示せ
ず）をパターニングし、しかる後に砒素イオン
（As+）を加速電圧100KeV、ドーズ量４×1015cm
-2の条件でイオン注入する。図に符号１７を付し
た点線は注入されたAsイオンを模式的に示す。
ず）をパターニングし、しかる後に砒素イオン
（As+）を加速電圧100KeV、ドーズ量４×1015cm
-2の条件でイオン注入する。図に符号１７を付し
た点線は注入されたAsイオンを模式的に示す。
第２図ｃ参照：
レジスト膜、SiO2膜を除去し、全面に酸化膜
（厚さ200Å）次いでPSGを1μｍの厚さに成長し
て第１の絶縁膜（PSG膜）１３を形成する。
（厚さ200Å）次いでPSGを1μｍの厚さに成長し
て第１の絶縁膜（PSG膜）１３を形成する。
第２図ｄ参照：
砒素イオンを注入した部分のPSG膜１３にコ
ンタクト孔１８を例えばドライエツチングで開口
し、開口部の段差をなだらかな形状にする目的
で、1050℃、N2ガス雰囲気中で10分間熱処理す
る（リフロー）。このとき、基板１１に打ち込ま
れた砒素イオンは活性化されN+型領域１２が形
成される。
ンタクト孔１８を例えばドライエツチングで開口
し、開口部の段差をなだらかな形状にする目的
で、1050℃、N2ガス雰囲気中で10分間熱処理す
る（リフロー）。このとき、基板１１に打ち込ま
れた砒素イオンは活性化されN+型領域１２が形
成される。
第２図ｅ参照：
全面にシリコン窒化膜２１を50Å〜200Åの膜
厚に成長し、それをコンタクト孔に覆う如くにパ
ターニングする。
厚に成長し、それをコンタクト孔に覆う如くにパ
ターニングする。
第２図ｆ参照：
次いで、SiO2を５Å〜50Åの厚さに成長し
SiO2膜２２を形成する。
SiO2膜２２を形成する。
第２図ｇ参照：
全面にAlを1μｍの厚さにスパツタで被着し、
それをパターニングして電極配線１５を形成す
る。
それをパターニングして電極配線１５を形成す
る。
上記の方法に代えて、シリコン窒化膜２１、
SiO2膜２２を順に形成し、しかる後にパターニ
ングすると第１図ｂに示されるデバイスが作られ
る。
SiO2膜２２を順に形成し、しかる後にパターニ
ングすると第１図ｂに示されるデバイスが作られ
る。
複合膜２３は、上層／下層を、前記の如く
SiO2／Si3N4として形成するだけでなく、
Si3N4／SiO2として形成してもよく、または
SiO2／Si3N4／SiO2の如くサンドイツチ状に２種
３層に形成してもよい。要は比誘電率の異なる複
数の絶縁膜で複合膜２３を形成することである。
SiO2／Si3N4として形成するだけでなく、
Si3N4／SiO2として形成してもよく、または
SiO2／Si3N4／SiO2の如くサンドイツチ状に２種
３層に形成してもよい。要は比誘電率の異なる複
数の絶縁膜で複合膜２３を形成することである。
第１図ａの実施例につき実験したところ、複合
膜２３の絶縁破壊後の抵抗値は500Ωと十分低く
（従来例は1KΩ〜10KΩ）、破壊電圧は18ボルトと
小になり（従来例は25ボルト）、破壊電圧分布の
幅も±１ボルト以内に納めることができ（従来例
は±７ボルト）、その他の実施例においてもほぼ
同じ結果が得られた。
膜２３の絶縁破壊後の抵抗値は500Ωと十分低く
（従来例は1KΩ〜10KΩ）、破壊電圧は18ボルトと
小になり（従来例は25ボルト）、破壊電圧分布の
幅も±１ボルト以内に納めることができ（従来例
は±７ボルト）、その他の実施例においてもほぼ
同じ結果が得られた。
以上述べてきたように本発明によれば、低電圧
で容易に書込みが行え、安定した高信頼性の書込
みが実現可能なBICが実現される効果がある。
で容易に書込みが行え、安定した高信頼性の書込
みが実現可能なBICが実現される効果がある。
第１図ａとｂは本発明実施例の断面図、第２図
ａないしｇは第１図ａの素子を作る工程を示す断
面図、第３図は従来のBICセルの断面図、第４図
と第５図はBICセルの操作を示すための回路図で
ある。 第１図ないし第３図において、１１はＰ型シリ
コン基板、１２はN+型領域、１３はPSG膜、１
４は絶縁膜、１５は電極配線、１６はSiO2膜、
１７はAsイオン、１８はコンタクト孔、２１は
シリコン窒化膜、２２はSiO2膜、２３は複合膜
である。
ａないしｇは第１図ａの素子を作る工程を示す断
面図、第３図は従来のBICセルの断面図、第４図
と第５図はBICセルの操作を示すための回路図で
ある。 第１図ないし第３図において、１１はＰ型シリ
コン基板、１２はN+型領域、１３はPSG膜、１
４は絶縁膜、１５は電極配線、１６はSiO2膜、
１７はAsイオン、１８はコンタクト孔、２１は
シリコン窒化膜、２２はSiO2膜、２３は複合膜
である。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板１１の一部に形成され
た前記基板と反対の導電型領域１２とのコンタク
トをとる複合膜２３の絶縁破壊により該複合膜２
３の上の電極配線１５と前記領域１２との導通を
とる装置において、 前記複合膜は比誘電率の異なる複数の絶縁膜２
１，２２により構成されてなることを特徴とする
半導体装置。 ２ 前記複合膜２１，２２がシリコン窒化
（Si3N4）膜２１と二酸化シリコン（SiO2）膜２
２により構成されてなることを特徴とする特許請
求の範囲第１項記載の半導体装置。 ３ 前記複合膜２３が、下層のシリコン窒化膜２
１と上層の二酸化シリコン膜２２によつて構成さ
れてなることを特徴とする特許請求の範囲第１項
記載の半導体装置。 ４ 前記複合膜２３が、下層の二酸化シリコン膜
２２と上層のシリコン窒化膜２１とによつて構成
されてなることを特徴とする特許請求の範囲第１
項記載の半導体装置。 ５ 前記複合膜２３が、下層と上層の二酸化シリ
コン膜２２によつてはさまれたシリコン窒化膜２
１によつて構成されてなることを特徴とする特許
請求の範囲第１項記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60268539A JPS62128556A (ja) | 1985-11-29 | 1985-11-29 | 半導体装置 |
| KR8609946A KR900003030B1 (en) | 1985-11-29 | 1986-11-25 | Programmable device for semiconductor integrated cricuit |
| DE8686402644T DE3677155D1 (de) | 1985-11-29 | 1986-11-28 | Programmierbare vorrichtung fuer halbleiterintegrierten schaltungschip. |
| EP86402644A EP0224418B1 (en) | 1985-11-29 | 1986-11-28 | A programmable element for a semiconductor integrated circuit chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60268539A JPS62128556A (ja) | 1985-11-29 | 1985-11-29 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5165933A Division JPH0779153B2 (ja) | 1993-06-14 | 1993-06-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62128556A JPS62128556A (ja) | 1987-06-10 |
| JPH0439232B2 true JPH0439232B2 (ja) | 1992-06-26 |
Family
ID=17459928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60268539A Granted JPS62128556A (ja) | 1985-11-29 | 1985-11-29 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0224418B1 (ja) |
| JP (1) | JPS62128556A (ja) |
| KR (1) | KR900003030B1 (ja) |
| DE (1) | DE3677155D1 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4823181A (en) * | 1986-05-09 | 1989-04-18 | Actel Corporation | Programmable low impedance anti-fuse element |
| US4899205A (en) * | 1986-05-09 | 1990-02-06 | Actel Corporation | Electrically-programmable low-impedance anti-fuse element |
| US5266829A (en) * | 1986-05-09 | 1993-11-30 | Actel Corporation | Electrically-programmable low-impedance anti-fuse element |
| US5075249A (en) * | 1988-04-04 | 1991-12-24 | Fujitsu Limited | Method of making a bic memory cell having contact openings with straight sidewalls and sharp-edge rims |
| US5354695A (en) | 1992-04-08 | 1994-10-11 | Leedy Glenn J | Membrane dielectric isolation IC fabrication |
| JP2535084B2 (ja) * | 1990-02-19 | 1996-09-18 | シャープ株式会社 | 半導体装置の製造方法 |
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| US5614756A (en) | 1990-04-12 | 1997-03-25 | Actel Corporation | Metal-to-metal antifuse with conductive |
| US5552627A (en) * | 1990-04-12 | 1996-09-03 | Actel Corporation | Electrically programmable antifuse incorporating dielectric and amorphous silicon interlayers |
| US5273927A (en) * | 1990-12-03 | 1993-12-28 | Micron Technology, Inc. | Method of making a ferroelectric capacitor and forming local interconnect |
| US5119154A (en) * | 1990-12-03 | 1992-06-02 | Micron Technology, Inc. | Ferroelectric capacitor and method for forming local interconnect |
| US5625220A (en) * | 1991-02-19 | 1997-04-29 | Texas Instruments Incorporated | Sublithographic antifuse |
| US6714625B1 (en) | 1992-04-08 | 2004-03-30 | Elm Technology Corporation | Lithography device for semiconductor circuit pattern generation |
| JP2783398B2 (ja) * | 1992-09-09 | 1998-08-06 | マイクロン・テクノロジー・インコーポレイテッド | それぞれアンチ・ヒューズ素子を通じて基準電圧線に接続されたメモリー・セルｉｇｆｅｔを有するワン・タイム電圧プログラマブル・リード・オンリー・メモリー・アレイ |
| US5550404A (en) * | 1993-05-20 | 1996-08-27 | Actel Corporation | Electrically programmable antifuse having stair aperture |
| BE1007591A3 (nl) * | 1993-10-05 | 1995-08-16 | Philips Electronics Nv | Programmeerbare halfgeleiderinrichting alsmede programmeerbaar halfgeleidergeheugen omvattende een dergelijke halfgeleiderinrichting. |
| US5756367A (en) * | 1994-11-07 | 1998-05-26 | Advanced Micro Devices, Inc. | Method of making a spacer based antifuse structure for low capacitance and high reliability |
| US5915167A (en) | 1997-04-04 | 1999-06-22 | Elm Technology Corporation | Three dimensional structure memory |
| US6551857B2 (en) | 1997-04-04 | 2003-04-22 | Elm Technology Corporation | Three dimensional structure integrated circuits |
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