JPH0442960A - 半導体集積回路のプログラマブル素子 - Google Patents
半導体集積回路のプログラマブル素子Info
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- JPH0442960A JPH0442960A JP2147848A JP14784890A JPH0442960A JP H0442960 A JPH0442960 A JP H0442960A JP 2147848 A JP2147848 A JP 2147848A JP 14784890 A JP14784890 A JP 14784890A JP H0442960 A JPH0442960 A JP H0442960A
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- Japan
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- film
- projecting part
- lower electrode
- cathode
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- Pending
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- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000009792 diffusion process Methods 0.000 claims description 8
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 2
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Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路に組み込まれた電気的にプロ
グラム可能なプログラマブル素子に関するものである。
グラム可能なプログラマブル素子に関するものである。
従来の技術
半導体集積回路のうち、使用者が購入した後に内容を電
気的に書き込むことのできるいわゆるＦ ＲＯＭ （Ｐ
ｒｏｇｒａｍｍａｂｌｅ ＲＯ）［）は望む内容のＲＯ
Ｍ（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）がただちに得
られるためにひろく用いられている。
気的に書き込むことのできるいわゆるＦ ＲＯＭ （Ｐ
ｒｏｇｒａｍｍａｂｌｅ ＲＯ）［）は望む内容のＲＯ
Ｍ（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）がただちに得
られるためにひろく用いられている。
また論理回路の分野においても、やはり使用者が購入し
た後に内容を電気的に書き込むことのできるいわゆるＰ
Ｌ Ｄ （Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ
Ｄｅｖｉｃｅ）が類似の目的のため用いられている。Ｐ
ＲＣＭやＰＬＤを構成するためには外部から記憶内容が
電気的に書き込め、かつ電源を切ってもその記憶内容が
保持されるようなプログラマブル素子を用いる必要があ
る。
た後に内容を電気的に書き込むことのできるいわゆるＰ
Ｌ Ｄ （Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ
Ｄｅｖｉｃｅ）が類似の目的のため用いられている。Ｐ
ＲＣＭやＰＬＤを構成するためには外部から記憶内容が
電気的に書き込め、かつ電源を切ってもその記憶内容が
保持されるようなプログラマブル素子を用いる必要があ
る。
従来このようなプログラマブル素子に好適な構造は例え
ば以下に示すようなものであった。
ば以下に示すようなものであった。
第２図は従来例のプログラマブル素子の構造を示す断面
図であり、これを参照］７て説明する。
図であり、これを参照］７て説明する。
図示するように、Ｐ型半導体基板１］がフィールド酸化
膜１２により分離されており、分離された一領域中に下
部電極となる高不純物濃度の拡散層１３が形成されてい
る。
膜１２により分離されており、分離された一領域中に下
部電極となる高不純物濃度の拡散層１３が形成されてい
る。
拡散層１３上には厚さ１Ｏｎｍ程度の酸化物層１４と多
結晶シリコンからなる上部電極１５とか順次積層されて
形成されており、プログラミングは上部電極１５と拡散
層１３との間に２０Ｖ程度の電圧を印加し、酸化物層１
４の絶縁を破壊して、上部電極１５と拡散層１３とを電
気的に導通させることによりおこなわれる。
結晶シリコンからなる上部電極１５とか順次積層されて
形成されており、プログラミングは上部電極１５と拡散
層１３との間に２０Ｖ程度の電圧を印加し、酸化物層１
４の絶縁を破壊して、上部電極１５と拡散層１３とを電
気的に導通させることによりおこなわれる。
発明が解決しようとする課題
一般に、上記のような従来例のプログラマブル素子にお
いて、プログラム時に印加する電圧をなるべ（低くする
ためには薄い絶縁膜が必要となり、プログラマブル素子
部分の容量が大きくなる。その結果、遅延時間が長くな
って動作速度が遅くなるという課題が生じる。
いて、プログラム時に印加する電圧をなるべ（低くする
ためには薄い絶縁膜が必要となり、プログラマブル素子
部分の容量が大きくなる。その結果、遅延時間が長くな
って動作速度が遅くなるという課題が生じる。
課題を解決するための手段
上記のような課題を解決するための本発明のプログラマ
ブル素子は、厚い分離酸化物層により複数の領域に分割
された一導電型半導体基板中に形成された前記基板より
も高不純物濃度でかつ反対導電型の拡散層からなる下部
電極と、前記下部電極上に形成された絶縁膜と、前記絶
縁膜上に形成された上部電極とを備え、前記下部電極ま
たは前記上部電極のうち陰極として用いる電極の前記絶
縁膜と接する面に凸部が形成されている構造のものであ
る。
ブル素子は、厚い分離酸化物層により複数の領域に分割
された一導電型半導体基板中に形成された前記基板より
も高不純物濃度でかつ反対導電型の拡散層からなる下部
電極と、前記下部電極上に形成された絶縁膜と、前記絶
縁膜上に形成された上部電極とを備え、前記下部電極ま
たは前記上部電極のうち陰極として用いる電極の前記絶
縁膜と接する面に凸部が形成されている構造のものであ
る。
作用
本発明のプログラマブル素子では、プログラムされる絶
縁膜と接している陰極側電極に凸部があるため、上下電
極間に電圧印加した時電界の集中が起こる。このため電
子が陰極から絶縁膜中へ放出され易くなり、厚い膜でも
低い電圧でプログラムできることになる。つまり、同じ
書き込み電圧の下では絶縁膜厚を厚くでき、その結果絶
縁容量を小さくすることかで−きるようになる。従って
遅延時間は短くなり、動作速度が速くなるというもので
ある。
縁膜と接している陰極側電極に凸部があるため、上下電
極間に電圧印加した時電界の集中が起こる。このため電
子が陰極から絶縁膜中へ放出され易くなり、厚い膜でも
低い電圧でプログラムできることになる。つまり、同じ
書き込み電圧の下では絶縁膜厚を厚くでき、その結果絶
縁容量を小さくすることかで−きるようになる。従って
遅延時間は短くなり、動作速度が速くなるというもので
ある。
実施例
本発明のプログラマブル素子の実施例を第１図に示し、
これを参照して説明する。
これを参照して説明する。
第１図に示すように、Ｐ型シリコンの基板１がフィール
ド酸化膜２により複数の領域に分離されており、−領域
中に陰極として用いる下部電極であるＮ°°拡散層３が
形成されている。Ｎ゛型型数散層３は表面にフォトエツ
チング法によって凸部４か形成されており、その上部は
酸化膜５によって覆われている。酸化膜５の上には多結
晶／リコンからなる上部電極６が形成されている。酸化
膜５の膜厚はたとえば３Ｏｎｍ程度であるか、下部電極
３に負電圧を印加した際の耐圧は凸部を形成することに
より凸部の形、状等によっても異なるが１／３程度にな
るので、平坦部上の１Ｏｎ、ｍ程度の膜と同程度の電圧
でプログラムできることになる。この凸部は容量とほと
んど無関係であり、プログラマブル素子の容量は凸部が
ないときの容量の１／３程度になっている。また、逆方
向の耐圧は電界の集中が電子の放出に作用しないので、
凸部がないときの耐圧と同程度となる。
ド酸化膜２により複数の領域に分離されており、−領域
中に陰極として用いる下部電極であるＮ°°拡散層３が
形成されている。Ｎ゛型型数散層３は表面にフォトエツ
チング法によって凸部４か形成されており、その上部は
酸化膜５によって覆われている。酸化膜５の上には多結
晶／リコンからなる上部電極６が形成されている。酸化
膜５の膜厚はたとえば３Ｏｎｍ程度であるか、下部電極
３に負電圧を印加した際の耐圧は凸部を形成することに
より凸部の形、状等によっても異なるが１／３程度にな
るので、平坦部上の１Ｏｎ、ｍ程度の膜と同程度の電圧
でプログラムできることになる。この凸部は容量とほと
んど無関係であり、プログラマブル素子の容量は凸部が
ないときの容量の１／３程度になっている。また、逆方
向の耐圧は電界の集中が電子の放出に作用しないので、
凸部がないときの耐圧と同程度となる。
なお、上記の実施例では説明の都合上Ｎ“拡散層３を陰
極としたが、これは実施例の構成に従う必要はなく、上
部電極６の下部に凸部を持たせ陰極としてもよい。
極としたが、これは実施例の構成に従う必要はなく、上
部電極６の下部に凸部を持たせ陰極としてもよい。
発明の効果
本発明のプログラマブル素子では、陰極のプログラムさ
れる絶縁膜に接した面に凸部を形成した結果、絶縁耐圧
を凸部がない場合と同程度にしたまま、絶縁膜の厚さだ
けを厚くすることかできる。したがって、それに応して
絶縁容量も凸部かない場合に比べて小さくなり、書き込
み電圧を変えることなく遅延時間を短くするｑとができ
る。
れる絶縁膜に接した面に凸部を形成した結果、絶縁耐圧
を凸部がない場合と同程度にしたまま、絶縁膜の厚さだ
けを厚くすることかできる。したがって、それに応して
絶縁容量も凸部かない場合に比べて小さくなり、書き込
み電圧を変えることなく遅延時間を短くするｑとができ
る。
よってその結果として、高速動作の高性能プログラマブ
ル集積回路が得られる。
ル集積回路が得られる。
【図面の簡単な説明】
第１図は本発明の半導体集積回路のプログラマブル素子
の断面図、第２図は従来例のプログラマブル素子の断面
図である。 １・・・・・・基板、２・・・・・・フィールド酸化膜
、３・・・・・Ｎ°型型数散層４・・・・・・凸部、５
・・・・・・プログラム用酸化膜、６・・・・・・上部
電極。
の断面図、第２図は従来例のプログラマブル素子の断面
図である。 １・・・・・・基板、２・・・・・・フィールド酸化膜
、３・・・・・Ｎ°型型数散層４・・・・・・凸部、５
・・・・・・プログラム用酸化膜、６・・・・・・上部
電極。
Claims (1)
- 厚い分離酸化物層により複数の領域に分割された一導電
型半導体基板中に形成された前記基板よりも高不純物濃
度でかつ反対導電型の拡散層からなる下部電極と、前記
下部電極上に形成された絶縁膜と、前記絶縁膜上に形成
された上部電極とを備え、前記下部電極または前記上部
電極のうち陰極として用いる電極の前記絶縁膜と接する
面に凸部が形成されていることを特徴とする半導体集積
回路のプログラマブル素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2147848A JPH0442960A (ja) | 1990-06-06 | 1990-06-06 | 半導体集積回路のプログラマブル素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2147848A JPH0442960A (ja) | 1990-06-06 | 1990-06-06 | 半導体集積回路のプログラマブル素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0442960A true JPH0442960A (ja) | 1992-02-13 |
Family
ID=15439626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2147848A Pending JPH0442960A (ja) | 1990-06-06 | 1990-06-06 | 半導体集積回路のプログラマブル素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0442960A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006080550A1 (en) * | 2005-01-31 | 2006-08-03 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device |
| JP2006237593A (ja) * | 2005-01-31 | 2006-09-07 | Semiconductor Energy Lab Co Ltd | 記憶装置および半導体装置 |
-
1990
- 1990-06-06 JP JP2147848A patent/JPH0442960A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006080550A1 (en) * | 2005-01-31 | 2006-08-03 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device |
| JP2006237593A (ja) * | 2005-01-31 | 2006-09-07 | Semiconductor Energy Lab Co Ltd | 記憶装置および半導体装置 |
| US8023302B2 (en) | 2005-01-31 | 2011-09-20 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device |
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