JPH04394B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利分野〕 本発明は、誘電体層とこの誘電体層を挾んで形
成される二つの誘電体層とをもつて構成される竪
型埋め込みキヤパシタを有する１−トランジス
タ・１−キヤパシタ型半導体記憶装置とその製造
方法との改良に関する。換言すれば、逆バイアス
が印加されたｐ−ｎ接合間に発生する空乏層を使
用する構成の竪型埋め込みキヤパシタを有する１
−トランジスタ・１−キヤパシタ型半導体記憶装
置の欠点を解消することを目的としてなされた半
導体記憶素子の改良とその製造方法の改良とに関
する。

〔従来の技術〕

半導体装置を構成する素子は能動素子と受動素
子とからなることは周知であるが、受動素子は主
として抵抗とキヤパシタとである。これらの受動
素子は構造的には簡易であるが、半導体層の表面
において大きな表面積を必要とし、集積度を向上
するための隧路となつていた。

従来技術においては、抵抗もキヤパシタも半導
体層上に平面的に配置されていたが、これを立体
的に配置することができれば、集積度向上のため
に極めて有効であることは自明であつた。ところ
が、(イ)半導体層中に、幅が狭く深さの深い溝状開
口を正確に形成することが必ずしも容易でなかつ
たこと、(ロ)かゝる溝状開口の内壁に導体層特に金
属層を形成することが必ずしも容易でなかつたこ
と等の理由により、竪型の埋め込みキヤパシタは
逆バイアスが印加されたｐ−ｎ接合間に発生する
空乏層を使用する構成の竪型の埋め込みキヤパシ
タ以外末だ実現されていない。換言すれば、誘電
体層と、この誘電体層を挾んで形成される二つの
誘電体層とをもつて構成される竪型の埋め込みキ
ヤパシタは末だ実現されていない。

一方、半導体記憶装置として、電界効果型トラ
ンジスタをドライバとしキヤパシタを情報記憶要
素とする、所謂、１−トランジスタ・１−キヤパ
シタ型半導体記憶装置が開発されているが、この
１−トランジスタ・１−キヤパシタ型半導体記憶
装置のキヤパシタは、開発当初は、半導体層の表
面に平面的に形成することゝされていた。

しかし、この１−トランジスタ・１−キヤパシ
タ型半導体記憶装置にあつても、集積度の向上は
極めて重大な要請であるから、これに使用される
キヤパシタを、半導体層の表面に平面的に形成さ
れる構造のキヤパシタではなく、竪型の埋め込み
キヤパシタをもつて実現しうれば、その利益は極
めて大きい。

この要請に応えるために、各種の構造の竪型埋
め込みキヤパシタを有する１−トランジスタ・１
−キヤパシタ型半導体記憶装置が開発されている
が、これらに使用されている竪型埋め込みキヤパ
シタは、いづれも、逆バイアスが印加されたｐ−
ｎ接合間に発生する空乏層を使用する構成の竪型
埋め込みキヤパシタである。

その２例（いづれも特開昭第51−130178号に開
示）について、その構造と動作原理とを図を参照
して説明する。

第１例 半導体層中に形成された幅が狭く深さの深い溝
状開口の内壁にそつて形成された例えばｎ型のド
レインの延長領域と、このドレインの延長領域に
そう例えばｐ型の半導体基板中に発生する空乏層
と上記の例えばｐ型の半導体基板とをもつて構成
されるキヤパシタ 第５図参照 図において、１１は例えばｐ型の半導体基板で
あり、１２は例えばｎ型のソース・ドレイン領域
であり、そのうち、ドレイン領域１２は開口１９
（図においては半導体層２１をもつて埋められて
いる。）の内壁にそつても半導体基板内にも伸延
している。１３はゲート絶縁膜であり、ワード線
をなすゲート電極１４はこのゲート絶縁膜１３の
上に形成され、本例においては紙面に垂直な方向
に伸延している。１５はビツト線をなすソース電
極であり、本例においては紙面にそつて左右方向
に伸延しており、２０は半導体層２１によつて埋
められている開口１９の内壁上と半導体基板１１
上とに形成された絶縁膜である。１６は層間絶縁
膜である。

こゝで、ワード線をなすゲート電極１４とビツ
ト線をなすソース電極１５とに正電圧が印加され
ると、ゲート電極１４の下にはチヤンネルが発生
して、ドレイン領域１２と開口１９の内壁にそつ
て半導体基板内に形成されているドレインの延長
領域１２とに正電荷が供給される。しかし、も
し、半導体基板１１が接地されている等の理由に
より半導体基板１１の電位がビツト線電位より低
ければ、上記の正電荷によつて発生する電圧は、
例えばｐ型の半導体基板１１と例えばｎ型のドレ
インの延長領域１２との間に存在するｐ−ｎ接合
にとつては逆バイアス電圧になるから、ドレイン
の延長領域１２と半導体基板１１とは空乏層２２
によつて遮断され、ドレインの延長領域１２と空
乏層２２と半導体基板１１とをもつてキヤパシタ
を構成することゝなり、上記の正電荷（ビツト線
をなすソース電極１５に印加される正電圧）はこ
のキヤパシタに蓄電され、１−トランジスタ・１
−キヤパシタ型半導体記憶素子として機能するこ
とになる。

第２例 半導体層中に形成された幅が狭く深さの深い溝
状開口の内壁上に絶縁物層を介して形成された導
電体層例えば金属層に印加される例えば正電圧に
よつて例えばｐ型の半導体基板中に発生する反転
層と、空乏層と、上記の絶縁物層にそう例えばｐ
型の半導体基板とをもつて構成されるキヤパシタ 第６図参照 図において、１１は例えばｐ型の半導体基板で
あり、１２は例えばｎ型のソース領域である。１
３はゲート絶縁膜であり、ワード線をなすゲート
電極１４は本例においては紙面に垂直な方向に伸
延している。１５はビツト線をなすソース電極で
あり、本例においては紙面にそつて左右方向に伸
延している。２０は開口１９の内壁上と半導体基
板１１上とに形成された絶縁膜であり、１６は層
間絶縁膜である。２３は開口１９の内壁に形成さ
れた絶縁膜２０上に形成された導電体膜であり、
本例においては正電位に保持される。これによつ
て、絶縁膜２０を介して導電体膜２３に対向する
領域の半導体基板１１中に反転層（本例において
はｎ型領域）２４と空乏層２２とが発生し、反転
層２４と空乏層２２と半導体基板１１とをもつて
キヤパシタを構成している。

こゝで、ワード線をなすゲート電極１４とビツ
ト線をなすソース電極１５とに正電圧を印加する
と、ゲート電極１４の下にチヤンネルが発生し
て、ビツト線をなすソース電極１５は上記のキヤ
パシタを構成する反転層２４と接続され、１−ト
ランジスタ・１−キヤパシタ型半導体記憶素子と
して機能することになる。

〔発明が解決しようとする課題〕

従来技術に係る竪型埋め込み構造の１−トラン
ジスタ・１−キヤパシタ型半導体記憶装置は、い
ずれも、上記のとおり、逆バイアスが印加された
ｐ−ｎ接合間に発生する空乏層（これに加えて、
第２例においては、反転層も）を使用する構成の
キヤパシタを使用しているので、この構成のキヤ
パシタの本来的制約に溝を囲んで、空乏層の拡大
を許す領域が必要であると云う制約もとづき、小
さな領域をもつて十分大きな静電容量と絶縁耐力
とを実現することが困難であるばかりでなく、逆
バイアス電圧を印加する必要上、第２例の場合の
ように反転層と空乏層とを発生させる目的の電極
（種々な称呼があると思われるが、上記特開昭第
51−130118号の明細書においては容量電極と呼ば
れている。）が設けられないかぎり、正負電圧の
選択にも制限を受けざるを得ず、また、溝の周囲
に空乏層領域を確保する必要があるため素子間分
離に大きな表面積を必要とする他、下記に列記す
る欠点を免れない。

イ 半導体層１１に溝を形成する場合、溝近傍の
半導体基板中にいくらかの結晶欠陥の発生は避
け難い。そのため、空乏層または空乏層と反転
層とを利用している場合はキヤパシタの電荷蓄
積電極（第５図に示す場合はｎ型領域１２であ
り、第６図に示す場合は反転層２４ｎである。）
から電荷がリークすることは避け難く、レフレ
ツシ期間が短くなり、大容量のDRAMの製作
は極めて困難となる。

ロ 空乏層を利用しているため、α線が侵した場
合に半導体基板中で発生するキヤリヤによつ
て、電荷蓄積電極に蓄積されている蓄積電荷量
が増減するおそれがあり、ソフトエラーを発生
しやすい。

このように、空乏層を利用する竪型埋め込み構
造の１−トランジスタ・１−キヤパシタ型半導体
記憶装置は、必ずしも満足すべきものではなく、
なお、改良の余地を残すものであつた。そこで、
自由度が大きく、高集積度を実現しながら、高い
信頼性とα線に対する抵抗力と大きな静電容量と
大きな絶縁耐力とを有するキヤパシタと、このよ
うなキヤパシタを使用し、リフレツシユ時間が長
く、α線に対する抵抗が大きい１−トランジス
タ・１−キヤパシタ型半導体記憶装置との開発が
望まれていた。

本発明の目的は、この要請に応えることにあ
り、誘電体層と、この誘電体層を挾んで形成され
る二つの誘電体層とをもつて構成される竪型埋込
みキヤパシタを有する１−トランジスタ・１−キ
ヤパシタ型半導体記憶装置とその製造方法とを提
供することにある。

〔課題を解決するための手段〕

上記の目的のうち、第１の目的は、１−トラン
ジスタ・１−キヤパシタ型半導体記憶素子におい
て、前記のキヤパシタは、対向電極（半導体記憶
素子が複数個の半導体記憶素子有するときは共通
対向電極となる。）をなす１導電型の半導体層１
１と、この１導電型の半導体層１１に穿設された
溝の内壁に形成されキヤパシタ絶縁層をなし半導
体酸化物・半導体窒化物等例えば酸化シリコン・
窒化シリコンの層よりなる誘電体層１７と、この
誘電体層１７上に形成されこの１導電型の半導体
層から絶縁され前記のトランジスタのソースまた
はドレイン領域に接続されており電荷蓄積電極を
なす導電体層１８とからなる竪型埋め込みキヤパ
シタである半導体記憶装置によつて達成される。

大きな値のキヤパシタンス得るためには、(イ)誘
電体層すなわち半導体酸化物・半導体窒化物等の
層１７の厚さは絶縁耐力が許すかぎり薄いことが
望ましい。なお、半導体装置の受けるサージ電圧
が10V程度である場合、理論的にはシリコン酸化
層に代表される誘電体層の厚さは250Å程度で十
分な筈であるが、250Å以下では絶縁耐力が不安
定であることが実験的に確認されているため、
500Åあるいはそれ以上の値がよく選ばれる。

上記の目的のうち、１導電型の半導体層に、ト
ランジスタのソースまたはドレインとなるべき反
対導電型半導体領域を形成する工程と、垂直性イ
オンビームエツチング法を使用して前記の１導電
型の半導体層１１の表面からこの１導電型の半導
体層１１中に溝状開口形成する工程と、前記の開
口の内壁と前記１導電型の半導体層１１の表面の
少なくともキヤパシタ形成領域の上に延在する誘
電体層１７を形成する工程と、前記の開口の内壁
と前記の１導電型の半導体層１１の表面のキヤパ
シタ形成領域上の前記誘電体層１７と前記の反対
導電型半導体領域の上に延在する導電体層１８を
形成する工程とを有する１−トランジスタ・１−
キヤパシタ型の半導体記憶素子の製造方法によつ
て達成される。

換言すれば、１−トランジスタ・１−キヤパシ
タ型の半導体記憶素子の１構成要素である竪型埋
め込みキヤパシタを形成するにあたり、高電流密
度・高加速エネルギーをもつてなす垂直性イオン
ビームエツチング法を使用して半導体層１１の表
面からこの半導体層１１の中に、幅の狭い、例え
ば5μm程度の幅を有し、深さの深い、例えば5μm
程度の深さを有する、溝状の開口形成し、その
後、このエツチング工程に使用したマスクを除去
し、更にその後、この半導体基板１１の表面を熱
酸化させた後、形成したその酸化膜をフツ酸
（HF）系洗浄液をもつてエツチング除去して上
記の開口の表面と上記の半導体層１１の表面の少
なくともキヤパシタ形成予定領域とを洗浄して異
物を除去した後、この半導体基板１１を再び酸化
または窒化するなどの方法を使用して上記の開口
の表面と上記の半導体層１１の表面の少なくとも
キヤパシタ形成予定領域とに半導体酸化膜または
半導体窒化膜等例えば酸化シリコン・窒化シリコ
ンの層よりなる誘電体層１７を少なくとも250Å
以上の厚さに形成し、無電解メツキ法を使用して
ニツケル（Ni）等の導電体よりなる薄層を上記
の誘電体層１７の上に形成し、この導電体よりな
る薄層の上に、さらにアルミニウム（Al）等の
導電体よりなる層１８を形成し、この導電体より
なる層１８をもつてキヤパシタの電荷蓄積電極を
構成し、対向電極は半導体基板１１をもつて構成
する工程を有する１−トランジスタ・１−キヤパ
シタ型の半導体記憶素子の製造方法によつて達成
される。

こゝで、高加速エネルギーをもつてなすイオン
ビームエツチング法は、１〜10KeV程度のエネ
ルギーをもつてアルゴン（Ar）等の不活性ガス
を使用してもあるいは塩素（Cl₂）・フツ素
（F₂）・四フツ化炭素（CF₄）等を反応性イオン源
物質として500eV程度の加速エネルギーをもつて
なしても可能である。こゝで使用するマスクは、
アルゴン（Ar）を用いたエツチングに対しては
サフアイアや金属マスクが、また、反応性物質を
用いたエツチングに対しては半導体酸化物等のマ
スクが、それぞれ、有効である。開口形成後の洗
浄工程は、薄い誘電体層をもつて高い絶縁耐力と
大きなキヤパシタンスを得るために、望ましい。
また、ニツケル（Ni）等の無電解メツキ工程も、
このように幅が狭く、しかも電気的に不導体であ
る誘電体溝上に導電体層を形成する工程として好
適である。

〔作 用〕

本発明は、高電流密度・高加速速エネルギーを
もつてなす垂直性イオンビームエツチング法を使
用すると、半導体層に幅が狭く深さの深い溝状開
口を形成しうると云う性質を利用すると、誘電体
層と、この誘電体層を挾んで形成される二つの導
電体層とをもつて構成される竪型埋め込みキヤパ
シタを有する１−トランジスタ・１−キヤパシタ
型半導体記憶装置を容易に製造しうることを実験
的に確認して完成したものであり、実験の結果に
よれば、予期したとおりの高集精度を有し、設計
上の自由度も大きい誘電体層と、この誘電体層を
挾んで形成される二つの誘電体層とをもつて構成
され、高集積度を有し、電荷のリークが少なくリ
フレツシ時間が長く、信頼性が高く、α線に対す
る抵抗力が大きい竪型埋め込みキヤパシタを有す
る１−トランジスタ・１−キヤパシタ型半導体記
憶装置が実現した。

〔実施例〕

以下、図面を参照しつゝ、本発明の実施例に係
る、誘電体層とこの誘電体層を挾んで形成される
二つの誘電体層とをもつて構成される竪型埋め込
みキヤパシタを有する１−トランジスタ・１−キ
ヤパシタ型半導体記憶装置の必須構成要素であ
る、誘電体層とこの誘電体層を挾んで形成される
二つの誘電体層とをもつて構成される竪型埋め込
みキヤパシタの製造工程と、このキヤパシタを使
用する、誘電体層とこの誘電体層を挾んで形成さ
れる二つの誘電体層とをもつて構成される竪型埋
め込みキヤパシタを有する１−トランジスタ・１
−キヤパシタ型半導体記憶装置の製造工程とを説
明する。

誘電体層とこの誘電体層を挾んで形成される二
つの導電体層とをもつて構成される竪型埋め込み
キヤパシタの製造工程 第１図参照 シリコン（Si）基板１上に、化学的気相成長法
等を使用して、厚さ4μm程度のシリコン酸化物薄
層を形成し、通常のリソグラフイー法を使用し
て、開口形成領域に開口を有するマスク２を形成
する。このマスク２を使用して、塩素（Cl₂）を
含む四フツ化炭素（CF₄）等を反応性イオン源物
質として、500eV程度の加速エネルギー1mA／
cm²程度の電流密度とをもつて垂直性イオンビーム
エツチング法を施し、開口３を形成する。このと
き、マスク２として用いたシリコン酸化膜も、シ
リコンに対するエツチ速度の約２分の１の割合で
エツチングされる。

第２図参照 上記のエツチング工程に使用したマスクを、フ
ツ酸（HF）系溶液を使用して除去した後、これ
を熱酸化し、形成したシリコン酸化膜をフツ酸
（HF）系溶液をもつてエツチングすることによ
り上記の開口３の内壁面とシリコン（Si）基板１
の表面から予期しない異物等を除去した後、再び
このシリコン（Si）基板１を1000℃程度の酸素
（O₂）に40分間曝す等の方法により酸化するな
り、あるいは、プラズマ気相成長法等により、例
えば窒化膜を堆積させるなりして、上記の開口３
の内壁面とシリコン（Si）基板１の表面とに誘電
体層４を形成する。

第３図参照 次に、キヤパシタ形成領域付近以外はレジスト
で覆い、無電解メツキ法を使用してニツケル
（Ni）等の層５を形成する。ここで、無電解メツ
キ法を使用する理由は、電気的に不導体である誘
電体層とレジストとの上に特別に外部から電気化
ポテンシヤルを与えずとも、金属の析出、すなわ
ち、メツキを進行させうるためである。

つゞいて、上記のニツケル（Ni）等の薄層５
を電極として、この上に電解メツキ法を使用して
アルミニウム（Al）等の層６を形成する。

次に、レジストを表面に塗布し、通常のリソグ
ラフイー法を用いて開口部を設け、例えばリン酸
（H₃PO₄）系エツチング液を用いて不要な金属層
５，６を除去した後、酸素（O₂）プラズマアツ
シング法でレジストを全て除去する。

ここで、誘電体層４を挾んで、金属層５，６と
シリコン（Si）基板１とをそれぞれの電極として
キヤパシタが形成される。

誘電体層とこの誘電体層を挾んで形成される二
つの導電体層とをもつて構成される竪型埋め込み
キヤパシタを有する１−トランジスタ・１−キヤ
パシタ型半導体記憶装置の製造工程 第４図参照 本発明の実施例に係る、誘電体層とこの誘電体
層を挾んで形成される二つの誘電体層とをもつて
構成される竪型埋め込みキヤパシタを有する１−
トランジスタ・１−キヤパシタ型半導体記憶装置
よりなる半導体記憶素子の断面図を１例として第
４図に示す。

図において、１１は例えばｐ型のシリコン
（Si）基板であり、１２は例えばｎ型のソース・
ドレイン領域であり、１３はゲート絶縁膜であ
り、１４はゲート電極でありこの例においてはワ
ード線を構成して紙面に垂直な方向に伸延し、１
５はドレイン用アルミニウム（Al）電極であり
この例においてはビツト線を構成して紙面に平行
な方向に左右方向に伸延し、１６はワード線をな
すゲート電極１４とビツト線をなすソース電極１
５との間のいわゆる層間絶縁物である。１７が本
発明の要旨に係るキヤパシタの誘電体であり、具
体的には、第３図に示すシリコン酸化膜・シリコ
ン窒化膜４であり、１８が本発明の要旨に係るキ
ヤパシタの共通対向電極であり、具体的には、第
３図に示す金属層５，６であり、これは電界効果
型トランジスタのソース領域１２に接続される。
電荷蓄積電極はシリコン（Si）基板１１である。
図から明らかなように、ある一定のキヤパシテイ
が与えられたときキヤパシタの占める半導体基板
１１の面積は、キヤパシタが平面的に形成されて
いる従来技術に係る１−トランジスタ・１−キヤ
パシタ型半導体記憶装置におけるよりも相対的に
はるかに少なく、しかも、逆バイアスが印加され
たｐ−ｎ接合間に発生する空乏層を使用する構成
は使用されていない。そして、電界効果型トラン
ジスタのドレイン領域１２に接続されるキヤパシ
タの電荷蓄積１８は、誘電体１７上に延びる導体
層であり、従来技術のような反転層と空乏層とを
利用してはいないので、隣接記憶素子間の電気的
分離は容易であつて、設計上の自由度も大きく、
素子間の近接配置による高集積密度化に適してい
る。

〔発明の効果〕

以上説明せるとおり、本発明に係る半導体記憶
素子は、ドライバとしては１個の電界効果型トラ
ンジスタが使用されており、情報記憶手段として
は、誘電体層とこの誘電体層を挾んで形成される
二つの導電体層とをもつて構成される１個の竪型
埋め込み構造のキヤパシタが使用されており、こ
のキヤパシタは、基板よりなる半導体層を共通対
向電極とし、これとは誘電体層を介して完全に永
久的に絶縁されておりドライバトランジスタのソ
ースまたはドレインとは接続されている導電体層
を電荷蓄積電極としており、従来技術に係る空乏
層を利用した竪型埋め込みキヤパシタと異なり、
基板中に共通電極と電荷蓄積電極との双方が空乏
層を挾んで共存している構造ではないので、高集
積度をもつて、大きな静電容量と大きな絶縁耐力
とを実現することができるので、高集積度であ
り、また、素子分離のために大きな素子間距離の
必要もないので、この点からも高集精度であり、
溝形成にあたり半導体基板中に結晶欠陥がいくら
か発生してもこれによつてリーク電流が発生する
ことはなく、したがつて、リフレツシ期間が短く
なることはなく、α線侵入にともなつて発生する
キヤリヤによつて悪影響を蒙ることもなく、要す
るに、従来技術に係る空乏層を利用した竪型埋め
込みキヤパシタに固有の欠点のすべてが解消して
おり、設計上の自由度も大きくなる。さらに、電
荷蓄積電極は半導体層（基板）中には存在しない
ので、本発明の構成要素である電荷蓄積電極上
に、他の絶縁膜を介して他の電極を追加すること
等が可能であり、このようにすれば、キヤパシテ
イを容易に倍増させることができる。従来技術に
係る空乏層を利用した竪型埋め込みキヤパシタに
あつては、電荷蓄積電極が半導体層（基板）中に
存在しているので、このようにしてキヤパシテイ
を増加させることは全く不可能である。

また、本発明に係る半導体記憶素子の製造方法
においては、高電流密度・高加速エネルギーをも
つてなす垂直性イオンビームエツチング法を使用
して半導体層の中に、幅の狭い、例えば5μm程度
の幅を有し、深さの深い、例えば5μm程度の深さ
を有する、溝状の開口を形成し、その後、上記の
半導体層の表面を洗浄し、この半導体基板に誘電
体層を形成し、次に、電気的に不導体である誘電
体層上に誘電体層を形成する工程として好適であ
る無電解メツキ法を使用して導電体薄層を上記の
誘電体層上に形成し、この導体よりなる薄層の上
に、さらに導電体層を形成し、この導電体層をも
つてキヤパシタの一方の電極を構成し、他方の電
極は半導体基板をもつて構成することゝされてい
るので、高集積度をもつて大きな静電容量と大き
な絶縁耐力とを実現することができ、また、素子
分離のために大きな素子間距離の必要もなく高集
積度であり、同様の理由により、設計上の自由度
も大きくなる。

このように、誘電体層とこの誘電体層を挾んで
形成される二つの誘電体層とをもつて構成される
竪型埋め込みキヤパシタを有する１−トランジス
タ・１−キヤパシタ型半導体記憶装置とその製造
方法とが提供された。

【図面の簡単な説明】

第１図・第２図・第３図は、本発明の実施例に
係る、誘電体層とこの誘電体層を挾んで形成され
る二つの導電体層とをもつて構成される竪型埋め
込みキヤパシタを有する１−トランジスタ・１−
キヤパシタ型半導体記憶装置に必須な竪型埋め込
みキヤパシタの製造方法の主要工程終了後の基板
断面図である。第４図は、本発明の実施例に係
る、誘電体層とこの誘電体層を挾んで形成される
二つの導電体層とをもつて構成される竪型埋め込
みキヤパシタを有する１−トランジスタ・１−キ
ヤパシタ型半導体記憶装置の断面図である。第５
図・第６図は、従来技術に係る、逆バイアスが印
加されたｐ−ｎ接合間に発生する空乏層を使用す
る構成の１−トランジスタ・１−キヤパシタ型半
導体記憶装置の断面図である。 １，１１…半導体基板、２…マスク、３，１９
…開口、４，１７…誘電体層、５，６，１８…導
電体層（一方の電極）、１２…ソース・ドレイン
領域・ドレイン延長領域、１３…ゲート絶縁膜、
１４…ゲート電極（ワード線）、１５…ドレイン
電極（ビツト線）、１６…層間絶縁物、２０…絶
縁膜、２１…半導体層、２２…空乏層、２３…電
極（容量電極）、２４…反転層。

Claims (1)

1. 【特許請求の範囲】 １ １−トランジスタ・１−キヤパシタ型半導体
   記憶素子において、 前記キヤパシタは、対向電極をなす１導電型の
   半導体層１１と、該１導電型の半導体層１１に穿
   設された溝の内壁に形成されキヤパシタ絶縁層を
   なす誘電体層１７と、該誘電体層１７上に形成さ
   れて該１導電型の半導体層から絶縁されてなり前
   記トランジスタのソースまたはドレイン領域に接
   続され電荷蓄積電極をなす導電体層１８とからな
   る竪型埋め込みキヤパシタである。 ことを特徴とする半導体記憶素子。 ２ １導電型の半導体層１１に、トランジスタの
   ソースまたはドレインとなるべき反対導電型半導
   体領域１２を形成する工程と、 垂直性イオンビームエツチング法を使用して前
   記１導電型の半導体層１１の表面から該１導電型
   の半導体層１１中に溝状開口を形成する工程と、 前記開口の内壁と前記１導電型の半導体層１１
   の表面の少なくともキヤパシタ形成領域との上に
   延在する誘電体層１７を形成する工程と、 前記開口の内壁と前記１導電型の半導体層１１
   の表面のキヤパシタ形成領域上の前記誘電体層１
   ７と前記反対導電型半導体領域の上に延在する導
   電体層１８を形成する工程と、 を有することを特徴とする１−トランジスタ・１
   −キヤパシタ型の半導体記憶素子の製造方法。 ３ 前記誘電体層１７の材料は酸化シリコンまた
   は窒化シリコンを含む材料であることを特徴とす
   る特許請求の範囲第１項記載の半導体記憶素子。 ４ 前記誘電体層１７の材料は酸化シリコンまた
   は窒化シリコンを含む材料であることを特徴とす
   る特許請求の範囲第２項記載の半導体記憶素子の
   製造方法。