JPH043964A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH043964A JPH043964A JP10605390A JP10605390A JPH043964A JP H043964 A JPH043964 A JP H043964A JP 10605390 A JP10605390 A JP 10605390A JP 10605390 A JP10605390 A JP 10605390A JP H043964 A JPH043964 A JP H043964A
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- Japan
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- film
- substrate
- contact hole
- metal wiring
- semiconductor substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要〕
本発明は、半導体装置の多層配線、特に、酸化されやす
い金属配線の接続方法に関し。
い金属配線の接続方法に関し。
金属配線間のコンタクト抵抗の低減を目的とし。
半導体基板の下層絶縁股上に形成した下層金属配線膜を
覆うように２層間絶縁膜を被覆し、該層間絶縁膜に該下
層金属配線膜表面を露出するように配線接続用のコンタ
クトホールを形成する工程と、該半導体基板を加熱し、
ＲＦプラズマエツチングにより、該コンタクトホール内
の該下層金属配線膜表面に生成した金属酸化膜をエツチ
ング除去する工程と、該コンタクトホール内に露出した
該下層金属配線膜表面と電気的に接続し、該コンタクト
ホール内から前記層間絶縁膜表面に延在するように上層
金属配線膜を形成する工程とを含むように構成する。
覆うように２層間絶縁膜を被覆し、該層間絶縁膜に該下
層金属配線膜表面を露出するように配線接続用のコンタ
クトホールを形成する工程と、該半導体基板を加熱し、
ＲＦプラズマエツチングにより、該コンタクトホール内
の該下層金属配線膜表面に生成した金属酸化膜をエツチ
ング除去する工程と、該コンタクトホール内に露出した
該下層金属配線膜表面と電気的に接続し、該コンタクト
ホール内から前記層間絶縁膜表面に延在するように上層
金属配線膜を形成する工程とを含むように構成する。
本発明は、半導体装置の多層配線、特に、酸化されやす
い金属配線の接続方法に関する。
い金属配線の接続方法に関する。
近年、半導体装置の高集積化、高密度化に伴い。
多層配線の配線断面積やコンタクトホール面積はますま
す小さくなり、配線抵抗やコンタクト抵抗が問題となっ
てくるため、これら配線抵抗やコンタクト抵抗の低減な
らびに安定化が要求されている。
す小さくなり、配線抵抗やコンタクト抵抗が問題となっ
てくるため、これら配線抵抗やコンタクト抵抗の低減な
らびに安定化が要求されている。
（従来の技術］
従来、多層配線の金属配線形成時の前処理として２例え
ば、アルミニウム（Ａ２）膜の上層配線の形成時には、
シリコン（Ｓｉ）基板上の下層のＡ！配線膜の二酸化シ
リコン（Ｓ１０□）膜から露出しているコンタクトホー
ル内のｉ膜の表面をＲＦエツチング等で前処理していた
。
ば、アルミニウム（Ａ２）膜の上層配線の形成時には、
シリコン（Ｓｉ）基板上の下層のＡ！配線膜の二酸化シ
リコン（Ｓ１０□）膜から露出しているコンタクトホー
ル内のｉ膜の表面をＲＦエツチング等で前処理していた
。
ところが、従来のように、基板の加熱をすることがな（
てＲＦエツチングなどを行うと、下層のＡｊ２膜と上層
のＡｊ２膜の界面にＳｉ基板からの脱ガスによるアルミ
ニウム酸化膜（Ａ Ｉ！ ２０３膜）ができてしまう。
てＲＦエツチングなどを行うと、下層のＡｊ２膜と上層
のＡｊ２膜の界面にＳｉ基板からの脱ガスによるアルミ
ニウム酸化膜（Ａ Ｉ！ ２０３膜）ができてしまう。
Ｊ発明が解決しようとする課題）
従って、！配線間のコンタク１〜抵抗が大きくなり、特
性に悪影響を及ぼシていた。
性に悪影響を及ぼシていた。
本発明は１以上の点を鑑の、 １等の多層金属配線間
のコンタクト抵抗の低減を目的ととて提供されるもので
ある。
のコンタクト抵抗の低減を目的ととて提供されるもので
ある。
［課題を解決するための手段］
第１図は本発明の原理説明図である。
図において、１は半導体基板、２は下層絶縁膜３は下層
金属配線膜、４は層間絶縁膜、５はコンタクトホール、
６は金属酸化膜、７は上層金属配線膜である。
金属配線膜、４は層間絶縁膜、５はコンタクトホール、
６は金属酸化膜、７は上層金属配線膜である。
金属配線間のコンタクト抵抗を低減するために上層金属
配線膜形成の前処理方法として、コンタクトホール内の
下層金属配線膜表面の前処理を行う場合に、半導体基板
を加熱し、且つＲＦエツチングのプラズマの熱も利用し
て、半導体基板の脱ガスを十分に行い、金属配線膜の表
面酸化物をエツチング除去する。
配線膜形成の前処理方法として、コンタクトホール内の
下層金属配線膜表面の前処理を行う場合に、半導体基板
を加熱し、且つＲＦエツチングのプラズマの熱も利用し
て、半導体基板の脱ガスを十分に行い、金属配線膜の表
面酸化物をエツチング除去する。
即ち１本発明の目的は、第１図（ａ）に示すように、半
導体基板１の下層絶縁膜２上に形成しだ下層金属配線膜
３を覆うように１層間絶縁膜４を被覆し、該層間絶縁膜
４に該下層金属配線膜３表面を露出するように配線接続
用のコンタクトホール５を形成する工程と 第１図（ｂ）に示すように、該半導体基板１を加熱し、
ＲＦプラズマエツチングにより、該コンタクトホール５
内の該下層金属配線膜３表面に生成した金属酸化膜６を
エツチング除去する工程と。
導体基板１の下層絶縁膜２上に形成しだ下層金属配線膜
３を覆うように１層間絶縁膜４を被覆し、該層間絶縁膜
４に該下層金属配線膜３表面を露出するように配線接続
用のコンタクトホール５を形成する工程と 第１図（ｂ）に示すように、該半導体基板１を加熱し、
ＲＦプラズマエツチングにより、該コンタクトホール５
内の該下層金属配線膜３表面に生成した金属酸化膜６を
エツチング除去する工程と。
第１図（Ｃ）に示すように、該コンタクトホール５内に
露出した該下層金属配線膜３表面と電気的に接続し、該
コンタクトホール５内から前記層間絶縁膜４表面に延在
するように上層金属配線膜７を形成する工程とを含むこ
とにより達成される。
露出した該下層金属配線膜３表面と電気的に接続し、該
コンタクトホール５内から前記層間絶縁膜４表面に延在
するように上層金属配線膜７を形成する工程とを含むこ
とにより達成される。
本発明のように、半導体基板を加熱して、半導体基板の
脱ガスを十分に行うことにより、金属表面の酸化を抑制
し、僅かに形成された酸化膜を。
脱ガスを十分に行うことにより、金属表面の酸化を抑制
し、僅かに形成された酸化膜を。
尚かつ、ＲＦエツチングにより除去じてしまうことによ
り、金属配線間のコンタクｌ−抵抗の増大を防止できる
。
り、金属配線間のコンタクｌ−抵抗の増大を防止できる
。
第２図（ま本発明の配線金属形成のための前処理に使用
したＲＦスパッタエツチング装置模式図第３図は抵抗測
定用パターンである。
したＲＦスパッタエツチング装置模式図第３図は抵抗測
定用パターンである。
図において、８はチャンバ、９は上部電極、 １０は下
部電極、１１は高周波型ａ、１２は反応ガス導入口、１
３は排気口、１４は測定用電極パ＞・ｌ”、 １５はＡ
！配線、１６はＳｉ基板、 １７はフィールドＳｉＯ□
膜１８は下層ＡＰ配線膜、１９は層間ＳｉＯ□膜、２０
は−に層ｉ配綿膜、２１はカバーＰＳＧ膜である。
部電極、１１は高周波型ａ、１２は反応ガス導入口、１
３は排気口、１４は測定用電極パ＞・ｌ”、 １５はＡ
！配線、１６はＳｉ基板、 １７はフィールドＳｉＯ□
膜１８は下層ＡＰ配線膜、１９は層間ＳｉＯ□膜、２０
は−に層ｉ配綿膜、２１はカバーＰＳＧ膜である。
コンタクト抵抗について、従来方法に比してどの程度減
少するか、実際の半導体装置の多層配線形成と略同−条
件でＡ！配線を形成し、比較測定を行った。
少するか、実際の半導体装置の多層配線形成と略同−条
件でＡ！配線を形成し、比較測定を行った。
測定用パターンとしては、第３図（ａ）に平面図で示す
ように、 Ｔ Ｅ Ｇ （Ｔｅｓｔ Ｅｌｅｍｅｎｔ
Ｇｒｏｕｐ）の１パターン毎に、１μｍ角のコンタクト
ホールパターンをＳｉ基板１６上に１０万個ずつの単位
で鎖状に連続して接続し、即ち、第３関（ａ）の丸で囲
んだ部分の断面図を第３［ｋ （ｂ）に拡大して示すよ
うに１層間Ｓｉ基板１６を挟んで、ジグザグ状にコンタ
クトホールを経由したパターンを形成し。
ように、 Ｔ Ｅ Ｇ （Ｔｅｓｔ Ｅｌｅｍｅｎｔ
Ｇｒｏｕｐ）の１パターン毎に、１μｍ角のコンタクト
ホールパターンをＳｉ基板１６上に１０万個ずつの単位
で鎖状に連続して接続し、即ち、第３関（ａ）の丸で囲
んだ部分の断面図を第３［ｋ （ｂ）に拡大して示すよ
うに１層間Ｓｉ基板１６を挟んで、ジグザグ状にコンタ
クトホールを経由したパターンを形成し。
パターン両端のＡ、８２個の測定用電極１４を用いてコ
ンタクト抵抗の測定を行った。
ンタクト抵抗の測定を行った。
金属配線の形成を、第３図（ｂ）により説明する。
先ず、 Ｓｉ基板１６上のフィールドＳｉＯ□膜を１μ
ｍの厚さに形成し、その上に１μｍ厚さにｉ膜をスパッ
タ蒸着し、１μｍ幅の下層へ／、配線膜１８にパターニ
ングする。
ｍの厚さに形成し、その上に１μｍ厚さにｉ膜をスパッ
タ蒸着し、１μｍ幅の下層へ／、配線膜１８にパターニ
ングする。
次に、１μｍの厚さにＣＶＤ法により５層間ＳｉＯ□１
１９１９を被覆し、１μｍ角のコンタクトホールを約５
ｍｍ角の範囲にｌＯ万個パターニングして形成する。
１９１９を被覆し、１μｍ角のコンタクトホールを約５
ｍｍ角の範囲にｌＯ万個パターニングして形成する。
ここで第２図に示したＲＦスパンタエソチング装置を用
いて、コンタクトホール内のＡｐ膜１８の表面の前処理
を行う。
いて、コンタクトホール内のＡｐ膜１８の表面の前処理
を行う。
チャンバ８内にアルゴン（Ａｒ）ガスを１００ＳＣｃｈ
の割合で導入し、真空度を５ ｍｍＴｏｒｒ程度に保ち
、 Ｓｉ基基板台下部電極１０に内蔵したヒーターによ
り。
の割合で導入し、真空度を５ ｍｍＴｏｒｒ程度に保ち
、 Ｓｉ基基板台下部電極１０に内蔵したヒーターによ
り。
２５０°Ｃに加熱して、Ｓｉ基板１６の脱ガスを十分に
おこなった後、高周波電源より１３．５６ＭＩＩｚの周
波数で１ 、０００ Ｖの電圧を下部電極１０に掛けて
、 Ａｒイオンにより、コンタクトホール内のＡ！膜１
８上に僅かに形成されたＡｆｆｉｚＯ：＋膜を約１分間
スパッタエフ・チングして除去する。
おこなった後、高周波電源より１３．５６ＭＩＩｚの周
波数で１ 、０００ Ｖの電圧を下部電極１０に掛けて
、 Ａｒイオンにより、コンタクトホール内のＡ！膜１
８上に僅かに形成されたＡｆｆｉｚＯ：＋膜を約１分間
スパッタエフ・チングして除去する。
続いて、スパッタ法によりＡｒ膜を１μｍの厚さに堆積
し、パターニングして上層金属配線膜２０を形成する。
し、パターニングして上層金属配線膜２０を形成する。
更に、ＣＶＤ法により、１μｍの厚さにカバーＰＳＧ膜
２１を被覆して、コンタクト抵抗測定パターンを完成す
る。
２１を被覆して、コンタクト抵抗測定パターンを完成す
る。
＾１１．／ Ａｆｆｉコンタクト抵抗評価用のＴＥＧに
よる測定の結果、従来の、基板を加熱しない前処理の場
合に、１０万個のコンタクトホールを鎖状に連結巳なパ
ターンで１４にΩの抵抗を有したものが１本発明の基板
を加熱して脱ガスを充分に行い且つコンタクトホール表
面のＡ Ｉ２２０３膜を完全に除去じた方法では、測定
パターンの抵抗がｌｌｋΩと、２０％低くなった。
よる測定の結果、従来の、基板を加熱しない前処理の場
合に、１０万個のコンタクトホールを鎖状に連結巳なパ
ターンで１４にΩの抵抗を有したものが１本発明の基板
を加熱して脱ガスを充分に行い且つコンタクトホール表
面のＡ Ｉ２２０３膜を完全に除去じた方法では、測定
パターンの抵抗がｌｌｋΩと、２０％低くなった。
以上説明したように５本発明によれば、アルミニウム等
の酸化し易い金属でも、コンタクト抵抗が低く抑えられ
て、半導体装置の特性の向上、信頼性の向上に寄与する
ところが大である。
の酸化し易い金属でも、コンタクト抵抗が低く抑えられ
て、半導体装置の特性の向上、信頼性の向上に寄与する
ところが大である。
５はコンタクトホール
６は金属酸化膜、 ７は上層金属配線膜８はチャン
バ ９は上部電極 １０は下部電極、１１は高周波電源 １２は反応ガス導入口、１３は排気口 １４は測定用電極パッド。
バ ９は上部電極 １０は下部電極、１１は高周波電源 １２は反応ガス導入口、１３は排気口 １４は測定用電極パッド。
１５はＡＡ配線、１６はＳｉ基板。
１７はフィールドＳｉＯ□膜
１８は下層へ〇配線膜、１９は層間５ｉＯｚ膜。
２０は上層Ａ！配線膜、２１はカバーＰＳＧ膜
第１図は本発明の原理説明図
第２図はＲＦスパッタエンチング装置模式回第３図は抵
抗測定用パターン である。 図において。 １は半導体基板、 ２は下層絶縁膜。 ３は下層金属配線膜、４は層間絶縁膜。
抗測定用パターン である。 図において。 １は半導体基板、 ２は下層絶縁膜。 ３は下層金属配線膜、４は層間絶縁膜。
Claims (1)
- 【特許請求の範囲】 半導体基板（１）の下層絶縁膜（２）上に形成した下
層金属配線膜（３）を覆うように、層間絶縁膜（４）を
被覆し、該層間絶縁膜（４）に該下層金属配線膜（３）
表面を露出するように配線接続用のコンタクトホール（
５）を形成する工程と、 該半導体基板（１）を加熱し、ＲＦプラズマエッチング
により、該コンタクトホール（５）内の該下層金属配線
膜（３）表面に生成した金属酸化膜（６）をエッチング
除去する工程と、 該コンタクトホール（５）内に露出した該下層金属配線
膜（３）表面と電気的に接続し、該コンタクトホール（
５）内から前記層間絶縁膜（４）表面に延在するように
上層金属配線膜（７）を形成する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10605390A JPH043964A (ja) | 1990-04-20 | 1990-04-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10605390A JPH043964A (ja) | 1990-04-20 | 1990-04-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH043964A true JPH043964A (ja) | 1992-01-08 |
Family
ID=14423880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10605390A Pending JPH043964A (ja) | 1990-04-20 | 1990-04-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH043964A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08172129A (ja) * | 1994-12-20 | 1996-07-02 | Nec Corp | 半導体装置の製造方法 |
| JP2000216249A (ja) * | 1998-11-16 | 2000-08-04 | Sony Corp | 電子装置の製造方法及びその装置 |
-
1990
- 1990-04-20 JP JP10605390A patent/JPH043964A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08172129A (ja) * | 1994-12-20 | 1996-07-02 | Nec Corp | 半導体装置の製造方法 |
| JP2000216249A (ja) * | 1998-11-16 | 2000-08-04 | Sony Corp | 電子装置の製造方法及びその装置 |
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