JPS61196555A - 多層配線の形成方法 - Google Patents
多層配線の形成方法Info
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- JPS61196555A JPS61196555A JP3688285A JP3688285A JPS61196555A JP S61196555 A JPS61196555 A JP S61196555A JP 3688285 A JP3688285 A JP 3688285A JP 3688285 A JP3688285 A JP 3688285A JP S61196555 A JPS61196555 A JP S61196555A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多層配線の形成方法に関し、特に金属配線間に
絶縁膜を設けて形成される半導体集積回路の多層配線の
形成方法に関するものである。
絶縁膜を設けて形成される半導体集積回路の多層配線の
形成方法に関するものである。
従来、金属配線間の絶縁膜として気相成長酸化膜、プラ
ズマ窒化、ｇ２−４等の上層にケイ素化合物を主成分と
する溶剤を塗布−焼成した酸化膜（以後間車のためスピ
ン・オン・グラス：ＳＯＧとする）２−５を形成し、さ
らにその上層に前記酸化膜、窒化膜２−６等を形成する
ことによりＳＯＧ単独の信頼性のなさを解決し、かつ層
間膜の平坦化をはかつている（第２図）。
ズマ窒化、ｇ２−４等の上層にケイ素化合物を主成分と
する溶剤を塗布−焼成した酸化膜（以後間車のためスピ
ン・オン・グラス：ＳＯＧとする）２−５を形成し、さ
らにその上層に前記酸化膜、窒化膜２−６等を形成する
ことによりＳＯＧ単独の信頼性のなさを解決し、かつ層
間膜の平坦化をはかつている（第２図）。
上述した第２図の従来の方法では、配線段部でＳＯＧ膜
が薄いため、配線金属とＳＯＧの膨張係数の差によるク
ラック２−８が生じやすい。また、スルーホール等を形
成するためにウェットエッチ等を施す際、ＳＯＧが多孔
質であるためエツチング液が８０Ｇ中に浸透し、必要以
外の部分をエツチング液がＳＯＧ中に浸透し、必要以外
の部分をエツチングしてしまい層間膜中に空隙２−９が
生じるという信頼性上の欠点を有する。
が薄いため、配線金属とＳＯＧの膨張係数の差によるク
ラック２−８が生じやすい。また、スルーホール等を形
成するためにウェットエッチ等を施す際、ＳＯＧが多孔
質であるためエツチング液が８０Ｇ中に浸透し、必要以
外の部分をエツチング液がＳＯＧ中に浸透し、必要以外
の部分をエツチングしてしまい層間膜中に空隙２−９が
生じるという信頼性上の欠点を有する。
上記従来技術の問題点を解決するため１本発明は半導体
基板の絶縁膜上に形成された複数の金属配線上に物理蒸
着あるいは化学蒸着による第１の層間絶縁膜を設ける工
程と、該第１の層間絶縁膜上に８０Ｇ膜からなる第２の
層間絶縁膜を形成する工程と、前記第２の層間絶縁膜を
エツチングし前記金属配線上の前記第１の層間絶縁膜を
露出させる工程と、前記第１および第２の層間絶縁膜上
に物理蒸着あるいは化学蒸着による第３の層間絶縁膜を
形成する工程とを含んで構成される。
基板の絶縁膜上に形成された複数の金属配線上に物理蒸
着あるいは化学蒸着による第１の層間絶縁膜を設ける工
程と、該第１の層間絶縁膜上に８０Ｇ膜からなる第２の
層間絶縁膜を形成する工程と、前記第２の層間絶縁膜を
エツチングし前記金属配線上の前記第１の層間絶縁膜を
露出させる工程と、前記第１および第２の層間絶縁膜上
に物理蒸着あるいは化学蒸着による第３の層間絶縁膜を
形成する工程とを含んで構成される。
次に本発明を実施例を用い１図面を参照して説明する。
第１１仏）〜（Ｅ）は本発明の一実施例の製造方法全説
明するための工程断面図である。
明するための工程断面図である。
まず、半導体基板１−１に形成された絶縁膜１−２上に
厚さ約１．０μｍの人ノ配線１−３ｆｉ！：形成しく第
１図（Ａ） ） 、シリコン基板全面にプラズマ窒化膜
１−４ｔ−５０００λ被着する（第１図（Ｂ））、。
厚さ約１．０μｍの人ノ配線１−３ｆｉ！：形成しく第
１図（Ａ） ） 、シリコン基板全面にプラズマ窒化膜
１−４ｔ−５０００λ被着する（第１図（Ｂ））、。
次のその上層に８００１−５’５：塗布−焼成しく第１
図（Ｃ））、全面エツチングにより配線上部の５ＯＧ１
−５ｔ−除去し、配線上プラズマ窒化膜１−４を露出さ
せる（第１図（Ｄ））。しかるのちプラズマ窒化膜１−
６を形成し、スルーホールを開孔し第２Ａｌ ｌ−７を
形成する。
図（Ｃ））、全面エツチングにより配線上部の５ＯＧ１
−５ｔ−除去し、配線上プラズマ窒化膜１−４を露出さ
せる（第１図（Ｄ））。しかるのちプラズマ窒化膜１−
６を形成し、スルーホールを開孔し第２Ａｌ ｌ−７を
形成する。
このように１本発明の形成方法では、配線段差上に８０
Ｇ膜が残らないため、前述したクラックの発生や異常エ
ツチングを抑えることができる。
Ｇ膜が残らないため、前述したクラックの発生や異常エ
ツチングを抑えることができる。
また、ＳＯＧにより平坦化されているため上層配線１−
７の断線の恐れもなく信頼性の高い多層配線を得ること
ができる。
７の断線の恐れもなく信頼性の高い多層配線を得ること
ができる。
上記実施例では第１．第３層間絶縁膜にプラズマ窒化膜
を用いたが、他の絶縁膜−スパッタ酸化膜等を用いるこ
ともできる。また３層以上の多層配線は上記実施例を（
り返すことにより実現できる。
を用いたが、他の絶縁膜−スパッタ酸化膜等を用いるこ
ともできる。また３層以上の多層配線は上記実施例を（
り返すことにより実現できる。
第１図（Ａ）〜（Ｅ）は本発明の一実施例の製造方法ｆ
：説明するための工程断面図。第２図は従来方法ｔ−ａ
明するための断面図である。 １−１．２−ｉ・・・・・・シリコン基板、１−２゜２
−２・・・・・・絶縁＠、１−３．２−３・・・・・・
第１アルミ配線、 １−４ 、１−６ 、２−４ 、２
−６・・・・・・プラズマ窒化膜、１−５．２−５・・
・・・・８０Ｇ膜。 １−７．２−７・・・・・・第２アルミ配置１．２−８
・・・・・・クラック、２−９・・・・・・空隙。 （Ｂ） ＣＣ） 享ｌ 図
：説明するための工程断面図。第２図は従来方法ｔ−ａ
明するための断面図である。 １−１．２−ｉ・・・・・・シリコン基板、１−２゜２
−２・・・・・・絶縁＠、１−３．２−３・・・・・・
第１アルミ配線、 １−４ 、１−６ 、２−４ 、２
−６・・・・・・プラズマ窒化膜、１−５．２−５・・
・・・・８０Ｇ膜。 １−７．２−７・・・・・・第２アルミ配置１．２−８
・・・・・・クラック、２−９・・・・・・空隙。 （Ｂ） ＣＣ） 享ｌ 図
Claims (1)
- 半導体基板の絶縁膜上に形成された複数の金属配線上
に、物理蒸着あるいは化学蒸着によって第１の絶縁膜を
形成する工程と、該第１の絶縁膜上にケイ素化合物を主
成分とする溶液を塗布焼成することにより第２の絶縁膜
を形成する工程と、前記第２の絶縁膜をエッチングし、
前記金属配線上の前記第１の層間絶縁膜を露出させる工
程と、前記第１および第２の絶縁膜上に物理蒸着あるい
は化学蒸着により第３の絶縁膜を形成する工程を含むこ
とを特徴とする多層配線の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3688285A JPS61196555A (ja) | 1985-02-26 | 1985-02-26 | 多層配線の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3688285A JPS61196555A (ja) | 1985-02-26 | 1985-02-26 | 多層配線の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61196555A true JPS61196555A (ja) | 1986-08-30 |
Family
ID=12482143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3688285A Pending JPS61196555A (ja) | 1985-02-26 | 1985-02-26 | 多層配線の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61196555A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63302537A (ja) * | 1987-06-02 | 1988-12-09 | Rohm Co Ltd | 集積回路の製造方法 |
| JPH03159124A (ja) * | 1989-11-16 | 1991-07-09 | Nec Corp | 半導体装置の製造方法 |
| US5110763A (en) * | 1990-01-29 | 1992-05-05 | Yamaha Corporation | Process of fabricating multi-level wiring structure, incorporated in semiconductor device |
| US5256564A (en) * | 1991-05-24 | 1993-10-26 | Nec Corporation | Method for manufacturing semiconductor device having a contact structure |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5897848A (ja) * | 1981-12-08 | 1983-06-10 | Seiko Instr & Electronics Ltd | 表面平滑化方法 |
| JPS58115834A (ja) * | 1981-12-29 | 1983-07-09 | Nec Corp | 半導体装置の製造方法 |
| JPS58135645A (ja) * | 1982-02-08 | 1983-08-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS59191354A (ja) * | 1983-04-14 | 1984-10-30 | Nec Corp | 半導体装置の製造方法 |
| JPS605527A (ja) * | 1983-06-24 | 1985-01-12 | Agency Of Ind Science & Technol | 半導体装置の平坦化方法 |
| JPS607737A (ja) * | 1983-06-27 | 1985-01-16 | Nec Corp | 半導体装置の製造方法 |
| JPS60173856A (ja) * | 1984-02-10 | 1985-09-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6165454A (ja) * | 1984-09-07 | 1986-04-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61116858A (ja) * | 1984-10-24 | 1986-06-04 | Fujitsu Ltd | 層間絶縁膜の形成方法 |
-
1985
- 1985-02-26 JP JP3688285A patent/JPS61196555A/ja active Pending
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| US5110763A (en) * | 1990-01-29 | 1992-05-05 | Yamaha Corporation | Process of fabricating multi-level wiring structure, incorporated in semiconductor device |
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