JPH0439754A - メモリのエラー検出装置 - Google Patents
メモリのエラー検出装置Info
- Publication number
- JPH0439754A JPH0439754A JP2148279A JP14827990A JPH0439754A JP H0439754 A JPH0439754 A JP H0439754A JP 2148279 A JP2148279 A JP 2148279A JP 14827990 A JP14827990 A JP 14827990A JP H0439754 A JPH0439754 A JP H0439754A
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- JP
- Japan
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- data
- parity
- memory
- control signal
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、メモリのエラー検出装置に関するものである
。
。
従来の技術
従来、この種のメモリのエラー検出装置は、通常１ビツ
トエラーの検出を行う場合が多く、パリティチェックと
呼ばれる方法が使用される。
トエラーの検出を行う場合が多く、パリティチェックと
呼ばれる方法が使用される。
第５図は、この従来の方法を用いた装置の構成を示すブ
ロック図である。ＣＰＵからのメモリアクセスの最大ビ
ット幅を３２としている。
ロック図である。ＣＰＵからのメモリアクセスの最大ビ
ット幅を３２としている。
第６図は、第５図の制御信号発生部の構成を示す図であ
る。
る。
５０は、制御信号発生部で、ＣＰＵからリード／ライト
信号Ｒ／Ｗとバイトアクセス制御信号ＢＥＯ−ＢＥ３を
入力され、データ書き込み時には、データ書換えを必要
とするバイトのデータメモリ及びパリティメモリへは、
データ及びパリティビットを書き込めるように制御信号
ＷＥＯ−ＷＥ３を出力する。データ書き込みを必要とし
ないバイトのデータメモリ及びパリティメモリへは、デ
ータ及びパリティビットを書き込まれないように制御信
号ＷＥ ０−ＷＥ ３を出力する。この際、制御信号０
ＥＯ−ＯＦ２は、ノンアクティブ状態として出力する。
信号Ｒ／Ｗとバイトアクセス制御信号ＢＥＯ−ＢＥ３を
入力され、データ書き込み時には、データ書換えを必要
とするバイトのデータメモリ及びパリティメモリへは、
データ及びパリティビットを書き込めるように制御信号
ＷＥＯ−ＷＥ３を出力する。データ書き込みを必要とし
ないバイトのデータメモリ及びパリティメモリへは、デ
ータ及びパリティビットを書き込まれないように制御信
号ＷＥ ０−ＷＥ ３を出力する。この際、制御信号０
ＥＯ−ＯＦ２は、ノンアクティブ状態として出力する。
一方、データ読み出し時には、データ読み出しを必要と
するバイトのデータメモリ及びパリティメモリへはデー
タを読み出せるように制御信号０ＥＯ−ＯＦ２を出力す
る。データ読み出しを必要としないバイトのデータメモ
そり及びパリティメモリへは、データ及びパリクチイブ
状態として出力する。
するバイトのデータメモリ及びパリティメモリへはデー
タを読み出せるように制御信号０ＥＯ−ＯＦ２を出力す
る。データ読み出しを必要としないバイトのデータメモ
そり及びパリティメモリへは、データ及びパリクチイブ
状態として出力する。
６０は、データｄｏ−７を読み書きされるデータメモリ
０．７０はそのデータに対応するパリティビットを記憶
するパリティメモリ０１６１はデータｄ８−１５を読み
書きされるデータメモリｌ、７１はそのデータに対応す
るパリティビットを記憶するパリティメモリ１．６２は
データｄ１６−２３を読み書きされるデータメモリ２．
７２はそのデータに対応するパリティビットを記憶する
パリティメモリ２．６３はデータｄ２４−３１を読み書
きされるデータメモリ３．７３はそのデータに対応する
パリティビットを記憶するパリティメモリ３．８０はＣ
ＰＵがメモリにアクセスする最小ビット幅である１バイ
ト毎に１ビツトのパリティビットを生成するつまりデー
タｄ。
０．７０はそのデータに対応するパリティビットを記憶
するパリティメモリ０１６１はデータｄ８−１５を読み
書きされるデータメモリｌ、７１はそのデータに対応す
るパリティビットを記憶するパリティメモリ１．６２は
データｄ１６−２３を読み書きされるデータメモリ２．
７２はそのデータに対応するパリティビットを記憶する
パリティメモリ２．６３はデータｄ２４−３１を読み書
きされるデータメモリ３．７３はそのデータに対応する
パリティビットを記憶するパリティメモリ３．８０はＣ
ＰＵがメモリにアクセスする最小ビット幅である１バイ
ト毎に１ビツトのパリティビットを生成するつまりデー
タｄ。
７に対して、パリティビットＤＰＯ、データｄ８−１５
に対してパリティビットＤＰＩ、データｄ１６−２３に
対してパリティビットＤＰ２、データｄ２４−３１に対
してパリティビットＤＰ３を生成するパリティ生成部、
９０はＣＰＵがメモリにアクセスできる最小ビット幅で
ある１バイト毎に読み出しデータと対応する１ビツトの
パリティビットをチエツクするパリティチェック部であ
る。
に対してパリティビットＤＰＩ、データｄ１６−２３に
対してパリティビットＤＰ２、データｄ２４−３１に対
してパリティビットＤＰ３を生成するパリティ生成部、
９０はＣＰＵがメモリにアクセスできる最小ビット幅で
ある１バイト毎に読み出しデータと対応する１ビツトの
パリティビットをチエツクするパリティチェック部であ
る。
以上のように構成された従来のメモリエラー検出装置に
おいては、ＣＰＵがメモリへ最下位バイトｄｏ−７だけ
を書き込む時には、ＷＥＯだけをアクティブとし、デー
タメモリＯに書き込まれる。このとき、パリティ生成部
は最下位バイトデータｄＯ−７を入力とし、パリティビ
ットＤＰＯを生成し、このパリティビットがパリティメ
モリ０へ書き込まれる。一方、ＣＰＵがメモリから最上
位バイトｄ２４−３１だけを読み出す時には、ＯＦ２だ
けをアクティブとし、最上位バイトデータｄ２４−３１
だけがデータメモリ３、パリティビットｄＰ３がパリテ
ィメモリ３から読み出される。このとき、パリティチェ
ック部は読み出された最上位バイトデータとパリティビ
ットＤＰ３を入力とし、パリティチェックを行う。
おいては、ＣＰＵがメモリへ最下位バイトｄｏ−７だけ
を書き込む時には、ＷＥＯだけをアクティブとし、デー
タメモリＯに書き込まれる。このとき、パリティ生成部
は最下位バイトデータｄＯ−７を入力とし、パリティビ
ットＤＰＯを生成し、このパリティビットがパリティメ
モリ０へ書き込まれる。一方、ＣＰＵがメモリから最上
位バイトｄ２４−３１だけを読み出す時には、ＯＦ２だ
けをアクティブとし、最上位バイトデータｄ２４−３１
だけがデータメモリ３、パリティビットｄＰ３がパリテ
ィメモリ３から読み出される。このとき、パリティチェ
ック部は読み出された最上位バイトデータとパリティビ
ットＤＰ３を入力とし、パリティチェックを行う。
発明が解決しようとする課題
このような従来のメモリのエラー検出装置では、ＣＰＵ
がメモリにアクセスする最小ビット幅ごとに、１ビツト
のパリティビットを設けていたため、ＣＰＵのデータバ
スのビット数が多い場合にはパリティビット数が比例し
て多くなるという問題点を有していた。
がメモリにアクセスする最小ビット幅ごとに、１ビツト
のパリティビットを設けていたため、ＣＰＵのデータバ
スのビット数が多い場合にはパリティビット数が比例し
て多くなるという問題点を有していた。
本発明は上記課題を解決するもので、ＣＰＵがメモリに
アクセスする最大ビット幅ごとに１ビツトのパリティビ
ットを付加するだけでチツエが可能となるメモリのエラ
ー検出装置を提供することを目的とする。
アクセスする最大ビット幅ごとに１ビツトのパリティビ
ットを付加するだけでチツエが可能となるメモリのエラ
ー検出装置を提供することを目的とする。
課題を解決するための手段
本発明は上記目的を達成するために、データ書き込み時
には、データ書換えを必要としないバイトのメモリへは
記憶されているデータを読み出せるように制御信号を出
力し、データ読み出し時には、バイトアクセス制御信号
に関係な（、ＣＰＵがメモリにアクセスできる最大ビッ
ト幅でデータを読み出せるように制御信号を出力する制
御信号発生部と、ＣＰＵがメモリにアクセスできる最大
ビット幅のデータに対して、パリティビットを発生する
パリティ生成部と、データ読み出し時には、データメモ
リからのＣＰＵがメモリにアクセスできる最大ビット幅
の読み出しデータと、パリティメモリに記憶されている
パリティビットとを入力され、パリティチェックをなす
パリティチェック部とを備えたメモリのエラー検出回路
である。
には、データ書換えを必要としないバイトのメモリへは
記憶されているデータを読み出せるように制御信号を出
力し、データ読み出し時には、バイトアクセス制御信号
に関係な（、ＣＰＵがメモリにアクセスできる最大ビッ
ト幅でデータを読み出せるように制御信号を出力する制
御信号発生部と、ＣＰＵがメモリにアクセスできる最大
ビット幅のデータに対して、パリティビットを発生する
パリティ生成部と、データ読み出し時には、データメモ
リからのＣＰＵがメモリにアクセスできる最大ビット幅
の読み出しデータと、パリティメモリに記憶されている
パリティビットとを入力され、パリティチェックをなす
パリティチェック部とを備えたメモリのエラー検出回路
である。
作用
本発明は前記した構成により、パリティ生成時に、ＣＰ
Ｕからメモリに書き込まれるバイトのデータと、データ
書換えがなされないバイトのデータとを合成したデータ
に対して、ＣＰＵがメモリにアクセスできる最大ビット
幅でパリティ生成を行う。パリティチェック時には、Ｃ
ＰＵがメモリにアクセスできる最大ビット幅で読み出し
たデータとパリティビットとによりチエツクを行う。つ
まり、ＣＰＵがメモリにアクセスできる最大ビット幅ご
とに１ビツトのパリティビットを付加するだけでよいの
で、経済的負担を軽減することができる。
Ｕからメモリに書き込まれるバイトのデータと、データ
書換えがなされないバイトのデータとを合成したデータ
に対して、ＣＰＵがメモリにアクセスできる最大ビット
幅でパリティ生成を行う。パリティチェック時には、Ｃ
ＰＵがメモリにアクセスできる最大ビット幅で読み出し
たデータとパリティビットとによりチエツクを行う。つ
まり、ＣＰＵがメモリにアクセスできる最大ビット幅ご
とに１ビツトのパリティビットを付加するだけでよいの
で、経済的負担を軽減することができる。
実施例
第１図は本発明の第１の実施例におけるメモリのエラー
検出回路の構成図を示すものである。
検出回路の構成図を示すものである。
第２図は同実施例の制御信号発生部の構成回路図である
。第１図において、１０１−ＩＣＰＵから、リード／ラ
イト信号Ｒ／Ｗとバイトアクセス制御信号ＢＥＯ−ＢＥ
３を入力され、データ書き込み時には、データ書換えを
必要とするバイトのメモリへはデータを書き込めるよう
に、データ書換えを必要としないバイトのメモリからは
データを読み出せるように制御信号０ＥＯ−ＯＦ２．Ｗ
ＥＯ−ＷＦ２とパリティメモリへのパリティ書き込み制
御信号ＷＥＰを出力し、データ読み出し時には、バイト
アクセス制御信号ＢＥＯ−ＢＥ３に関係なく、ＣＰＵが
メモリにアクセスできる最大ビット幅である３２ビット
幅でデータを読み出せるように制御信号０ＥＯ−ＯＦ２
とパリティメモリからのパリティ読み出し制御信号ＯＥ
Ｐを出力する制御信号発生部、２０はＣＰＵからデータ
の書き込み読み出しがなされるデータメモリ、２１はＢ
ＥＯに対するデータメモリ、２２はＢＥＩに対するデー
タメモリ、２３はＢＦ２に対するデータメモリ、２４は
ＢＦ２に対するデータメモリ、３０はデータ書き込み時
に、ＣＰＵからデータメモリに書き込まれるバイトのデ
ータと、データ書換えがなされなく読み出されるバイト
のデータとを合成した３２ビット幅のデータを入力とし
、この入力データに対して、パリティビットＤＰＩを発
生するパリティ生成部、４０はデータ書き込み時には、
副制御信号発生部１０から出力されるＷＥＰ信号、ＯＥ
Ｐ信号と、パリティ生成部から出力されるパリティビッ
トＤＰＩを入力され、パリティビットを記憶し、データ
読み出し時には、ＯＥＰ信号に基づいてパリティチェッ
ク部にパリティビットを出力するパリティメモリ、５０
はデータ読み出し時に、パリティメモリ４０に記憶され
ているパリティビットＤＰＩとデータメモリからの３２
ビット幅の読み出しデータとを入力され、パリティチェ
ックをなすパリティチェック部である。
。第１図において、１０１−ＩＣＰＵから、リード／ラ
イト信号Ｒ／Ｗとバイトアクセス制御信号ＢＥＯ−ＢＥ
３を入力され、データ書き込み時には、データ書換えを
必要とするバイトのメモリへはデータを書き込めるよう
に、データ書換えを必要としないバイトのメモリからは
データを読み出せるように制御信号０ＥＯ−ＯＦ２．Ｗ
ＥＯ−ＷＦ２とパリティメモリへのパリティ書き込み制
御信号ＷＥＰを出力し、データ読み出し時には、バイト
アクセス制御信号ＢＥＯ−ＢＥ３に関係なく、ＣＰＵが
メモリにアクセスできる最大ビット幅である３２ビット
幅でデータを読み出せるように制御信号０ＥＯ−ＯＦ２
とパリティメモリからのパリティ読み出し制御信号ＯＥ
Ｐを出力する制御信号発生部、２０はＣＰＵからデータ
の書き込み読み出しがなされるデータメモリ、２１はＢ
ＥＯに対するデータメモリ、２２はＢＥＩに対するデー
タメモリ、２３はＢＦ２に対するデータメモリ、２４は
ＢＦ２に対するデータメモリ、３０はデータ書き込み時
に、ＣＰＵからデータメモリに書き込まれるバイトのデ
ータと、データ書換えがなされなく読み出されるバイト
のデータとを合成した３２ビット幅のデータを入力とし
、この入力データに対して、パリティビットＤＰＩを発
生するパリティ生成部、４０はデータ書き込み時には、
副制御信号発生部１０から出力されるＷＥＰ信号、ＯＥ
Ｐ信号と、パリティ生成部から出力されるパリティビッ
トＤＰＩを入力され、パリティビットを記憶し、データ
読み出し時には、ＯＥＰ信号に基づいてパリティチェッ
ク部にパリティビットを出力するパリティメモリ、５０
はデータ読み出し時に、パリティメモリ４０に記憶され
ているパリティビットＤＰＩとデータメモリからの３２
ビット幅の読み出しデータとを入力され、パリティチェ
ックをなすパリティチェック部である。
以上のように構成された本実施例のメモリのエラー検出
装置について、以下その動作を第３図。
装置について、以下その動作を第３図。
第４図を参照しながら説明する。
第３図は際下位バイトの書き込みを行った場合の各信号
のタイムチャートを示す図である。
のタイムチャートを示す図である。
制御信号発生部１０は、最下位バイトに対するデータメ
モリ０へ書き込み信号ＷＥＯをアクティブとし、最下位
バイトのデータを書き込み、他のバイトのデータメモリ
からはデータを読み出すため０ＥＩ−ＯＦ２をアクティ
ブとする。パリティ生成部３０はＣＰＵからデータメモ
リＯへ出力される書き込みデータｄｏ−７とデータメモ
リ１３から読み出されるデータｄ８−３１とを入力され
、３２ビット幅のデータに対してパリティビットＤＰ
Ｉを出力する。このパリティビットＤＰＩが、パリティ
メモリに書き込まれる。
モリ０へ書き込み信号ＷＥＯをアクティブとし、最下位
バイトのデータを書き込み、他のバイトのデータメモリ
からはデータを読み出すため０ＥＩ−ＯＦ２をアクティ
ブとする。パリティ生成部３０はＣＰＵからデータメモ
リＯへ出力される書き込みデータｄｏ−７とデータメモ
リ１３から読み出されるデータｄ８−３１とを入力され
、３２ビット幅のデータに対してパリティビットＤＰ
Ｉを出力する。このパリティビットＤＰＩが、パリティ
メモリに書き込まれる。
第４図は最上位バイトの読み出しを行った場合の各信号
タイムチャートを示す図である。
タイムチャートを示す図である。
データ読み出し時には、バイトアクセス制御信号に関係
な（制御信号発生部１０からはアクティブ状態の０ＥＯ
−３信号、ＯＥＰ信号が出力され、データメモリＯ−３
からはｄｏ−３１が出力され、この３２ビット幅のデー
タとパリティメモリから読み出されたパリティデータＤ
ＰＯをｌ＜リティチェック部が受けてチエツクを行う。
な（制御信号発生部１０からはアクティブ状態の０ＥＯ
−３信号、ＯＥＰ信号が出力され、データメモリＯ−３
からはｄｏ−３１が出力され、この３２ビット幅のデー
タとパリティメモリから読み出されたパリティデータＤ
ＰＯをｌ＜リティチェック部が受けてチエツクを行う。
以上のように本実施例によれば、ＣＰＵがアクセスでき
る最大ビット幅でパリティ生成、）くリティチェックを
行うことにより、最大ビ・ソト幅に１ビツトのパリティ
メモリだけでチエツクが可能となる。
る最大ビット幅でパリティ生成、）くリティチェックを
行うことにより、最大ビ・ソト幅に１ビツトのパリティ
メモリだけでチエツクが可能となる。
なお、第１の実施例において、ＣＰＵのメモリアクセス
の最大ビット幅は３２としたが、任意のバイト数として
もよい。
の最大ビット幅は３２としたが、任意のバイト数として
もよい。
発明の詳細
な説明したように、本発明によれば、ＣＰＵがメモリア
クセスできる最大ビット幅ごとに１ビツトのパリティピ
ットを付加するたけでパリティチェックが可能となり経
済的負担を軽減することができる。
クセスできる最大ビット幅ごとに１ビツトのパリティピ
ットを付加するたけでパリティチェックが可能となり経
済的負担を軽減することができる。
第１図は本発明における一実施例のメモリのエラー検出
装置のブロック図、第２図は同実施例の制御信号発生部
の構成回路図、第３図は同実施例において最下位バイト
を書き込む場合の各信号のタイムチャートを示す図、第
４図は同実施例において最上位バイトを読み出す場合の
各信号のタイムチャートを示す図、第５図は従来のメモ
リのエラー検出装置のブロック図、第６図は従来の制御
信号発生部の構成回路図である。 １０・・・・・・制御信号発生部、２０・・・・・・デ
ータメモリ０１２１・・・・・・データメモリ１．２２
・旧・・データメモリ２．２３・・・・・・データメモ
リ３．２４・・・・・・パリティメモリ、３０・・・・
・・パリティ生成部、４０・・・・・・パリティチェッ
ク部、Ｒ／Ｗ・・・・・・リード／ライト信号、ＢＥＯ
，ＢＥＩ、ＢＦ２．ＢＦ２・・・・・・バイトアクセス
制御信号、ｄｏ−３１・・・・・・データ、ＷＥＯ，Ｗ
Ｅ １．ＷＥ２．ＷＥ３・・・・・・メモリデータライ
ト信号、ＯＥＯ，ＯＥｌ、ＯＦ２．ＯＦ３・・・・・・
メモリデータリード信号、ＤＰＩ・・・・・・生成ノく
リティビット、ＤＰＯ・・・・・・ノくリテイチェック
ビット、ＰＣ・・・・・・パリティチエ・ツク結果、Ｗ
ＥＰ・・・・・・パリティメモリライト信号、ＯＥＰ・
・・・・・ノ＜１ノテイメモリリ一ド信号。 代理人の氏名 弁理士 粟野重孝 ほか１名第１図 第 図 第 図 第 図 第 図
装置のブロック図、第２図は同実施例の制御信号発生部
の構成回路図、第３図は同実施例において最下位バイト
を書き込む場合の各信号のタイムチャートを示す図、第
４図は同実施例において最上位バイトを読み出す場合の
各信号のタイムチャートを示す図、第５図は従来のメモ
リのエラー検出装置のブロック図、第６図は従来の制御
信号発生部の構成回路図である。 １０・・・・・・制御信号発生部、２０・・・・・・デ
ータメモリ０１２１・・・・・・データメモリ１．２２
・旧・・データメモリ２．２３・・・・・・データメモ
リ３．２４・・・・・・パリティメモリ、３０・・・・
・・パリティ生成部、４０・・・・・・パリティチェッ
ク部、Ｒ／Ｗ・・・・・・リード／ライト信号、ＢＥＯ
，ＢＥＩ、ＢＦ２．ＢＦ２・・・・・・バイトアクセス
制御信号、ｄｏ−３１・・・・・・データ、ＷＥＯ，Ｗ
Ｅ １．ＷＥ２．ＷＥ３・・・・・・メモリデータライ
ト信号、ＯＥＯ，ＯＥｌ、ＯＦ２．ＯＦ３・・・・・・
メモリデータリード信号、ＤＰＩ・・・・・・生成ノく
リティビット、ＤＰＯ・・・・・・ノくリテイチェック
ビット、ＰＣ・・・・・・パリティチエ・ツク結果、Ｗ
ＥＰ・・・・・・パリティメモリライト信号、ＯＥＰ・
・・・・・ノ＜１ノテイメモリリ一ド信号。 代理人の氏名 弁理士 粟野重孝 ほか１名第１図 第 図 第 図 第 図 第 図
Claims (1)
- 【特許請求の範囲】 データ書き込み時には、データ書換えを必要とするバイ
トのメモリへはデータを書き込めるように制御信号を出
力し、データ書換えを必要としないバイトのメモリへは
記憶されているデータを読み出せるように制御信号を出
力し、データを読み出し時には、バイトアクセス制御信
号に関係なく、ＣＰＵがメモリにアクセスできる最大ビ
ット幅でデータを読み出せるように制御信号を出力する
制御信号発生部と、 前記制御信号発生部から出力される制御信号を入力し、
データの読み出し、または書き込みがなされるデータメ
モリと、 ＣＰＵがメモリにアクセスできる最大ビット幅のデータ
に対して、パリテイビットを発生するパリテイ生成部と
、 前記制御信号発生部から出力される書き込み制御信号を
入力され、前記パリテイ生成部によって発生されたパリ
テイビットを記憶するパリテイメモリと、 データ読み出し時に、前記制御信号発生部の読み出し信
号を入力され、前記パリテイメモリに記憶されているパ
リテイビットと、前記データメモリからのＣＰＵがアク
セスできる最大ビット幅の読み出しデータとを入力され
、パリテイチェックをなすパリテイチェック部とを備え
たことを特徴とするメモリのエラー検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148279A JPH0439754A (ja) | 1990-06-05 | 1990-06-05 | メモリのエラー検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148279A JPH0439754A (ja) | 1990-06-05 | 1990-06-05 | メモリのエラー検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0439754A true JPH0439754A (ja) | 1992-02-10 |
Family
ID=15449213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2148279A Pending JPH0439754A (ja) | 1990-06-05 | 1990-06-05 | メモリのエラー検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0439754A (ja) |
-
1990
- 1990-06-05 JP JP2148279A patent/JPH0439754A/ja active Pending
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