JPH11194975A - メモリシステム - Google Patents
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- JPH11194975A JPH11194975A JP10000911A JP91198A JPH11194975A JP H11194975 A JPH11194975 A JP H11194975A JP 10000911 A JP10000911 A JP 10000911A JP 91198 A JP91198 A JP 91198A JP H11194975 A JPH11194975 A JP H11194975A
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- 238000001514 detection method Methods 0.000 claims description 23
- 230000006870 function Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 7
- 238000004904 shortening Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】エラーの検出及び訂正を行うメモリシステムに
おいて、ＣＰＵがメモリに対してデータを書き込む場
合、１度メモリからデータを読みだす必要があるためメ
モリからデータを読みだす時間だけ長くなっている。 【解決手段】書き込み制御回路１０と読み込み制御回路
１１との間に読みだし要否判定回路１２を接続すること
により、ＣＰＵ２がメモリ１に対して３２ビットのデー
タを書き込む場合は読みだし動作を行なわないようにす
る。
おいて、ＣＰＵがメモリに対してデータを書き込む場
合、１度メモリからデータを読みだす必要があるためメ
モリからデータを読みだす時間だけ長くなっている。 【解決手段】書き込み制御回路１０と読み込み制御回路
１１との間に読みだし要否判定回路１２を接続すること
により、ＣＰＵ２がメモリ１に対して３２ビットのデー
タを書き込む場合は読みだし動作を行なわないようにす
る。
Description
【０００１】
【発明の属する技術分野】本発明は有効なデータに複数
の冗長ビットを付加することでエラーの検出及び訂正を
行うことができるメモリシステムに関するものである。
の冗長ビットを付加することでエラーの検出及び訂正を
行うことができるメモリシステムに関するものである。
【０００２】
【従来の技術】ＣＰＵに接続されるメモリシステムにお
いてはそのデータの信頼性を確保するためにＥＣＣ（Ｅ
ｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ、エラー訂
正コード）を利用したエラー検出及び訂正回路（以下’
誤り訂正回路’という）を搭載することによってデータ
のエラー検出及び訂正を行なっている。
いてはそのデータの信頼性を確保するためにＥＣＣ（Ｅ
ｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ、エラー訂
正コード）を利用したエラー検出及び訂正回路（以下’
誤り訂正回路’という）を搭載することによってデータ
のエラー検出及び訂正を行なっている。
【０００３】図５は従来のメモリシステムの一例を示す
ブロック図である。尚、図５のメモリシステムのメモリ
１は３２ビットのデータと８ビットの訂正コードから成
り、既に誤り訂正回路３２によりデータと訂正コードは
書き込まれているものとする。以下、図５のメモリシス
テムの動作例を図６のフローチャートに沿って説明す
る。
ブロック図である。尚、図５のメモリシステムのメモリ
１は３２ビットのデータと８ビットの訂正コードから成
り、既に誤り訂正回路３２によりデータと訂正コードは
書き込まれているものとする。以下、図５のメモリシス
テムの動作例を図６のフローチャートに沿って説明す
る。
【０００４】３２ビットのデータ幅をもつＣＰＵ２がメ
モリ１に８ビット（１バイト）のデータを書き込むパー
シャルライトの場合、ＣＰＵ２は読み書き信号、ストロ
ーブ、データ、データサイズの信号を出力する。読み込
み制御回路１１はＣＰＵ２からの読み書き信号、ストロ
ーブを受けてメモリ１に対して読みだし信号（ＯＥ−
Ｎ）を出力し、メモリ１から書き込む１バイト分のデー
タを含む３２ビットのデータＤｒを読みだす。この時、
３２ビットに付加された８ビットの訂正コードＥＣＣも
読みだされる（ステップＳ１１）。メモリ１から読みだ
された４０ビットのデータＤｒ、ＥＣＣはバス制御回路
４ａを通ってラッチ回路５で読み込み制御回路１１から
出力されるラッチ信号によりラッチされ、エラー検出訂
正回路９でデータのエラー検出及び訂正を行なう（ステ
ップＳ１２）。パーシャルライト制御回路６はＣＰＵ２
から出力されたデータサイズ信号によりＣＰＵ２から出
力されたデータＤpまたはメモリ１から読みだされエラ
ー検出訂正回路９を通った３２ビットのデータＤｒ’を
選択するためのセレクト信号を出力する。
モリ１に８ビット（１バイト）のデータを書き込むパー
シャルライトの場合、ＣＰＵ２は読み書き信号、ストロ
ーブ、データ、データサイズの信号を出力する。読み込
み制御回路１１はＣＰＵ２からの読み書き信号、ストロ
ーブを受けてメモリ１に対して読みだし信号（ＯＥ−
Ｎ）を出力し、メモリ１から書き込む１バイト分のデー
タを含む３２ビットのデータＤｒを読みだす。この時、
３２ビットに付加された８ビットの訂正コードＥＣＣも
読みだされる（ステップＳ１１）。メモリ１から読みだ
された４０ビットのデータＤｒ、ＥＣＣはバス制御回路
４ａを通ってラッチ回路５で読み込み制御回路１１から
出力されるラッチ信号によりラッチされ、エラー検出訂
正回路９でデータのエラー検出及び訂正を行なう（ステ
ップＳ１２）。パーシャルライト制御回路６はＣＰＵ２
から出力されたデータサイズ信号によりＣＰＵ２から出
力されたデータＤpまたはメモリ１から読みだされエラ
ー検出訂正回路９を通った３２ビットのデータＤｒ’を
選択するためのセレクト信号を出力する。
【０００５】セレクタ７ａ〜セレクタ７ｄはパーシャル
ライト制御回路６からのセレクト信号により，メモリ１
への書き込みデータＤｗとしてＣＰＵ２から出力されバ
ス制御回路４ｂを通ったデータＤｐまたはメモリ１から
読みだされエラー検出訂正回路９を通った３２ビットの
データＤｒ’のいずれかを８ビット毎に選択する（ステ
ップＳ１３）。訂正コード生成回路８はセレクタ７ａ〜
セレクタ７ｄにより選択された３２ビットの書き込みデ
ータＤｗ（Ｄｗ１〜Ｄｗ４）から８ビットの訂正コード
ＥＣＣを生成する（ステップＳ１４）。書き込み制御回
路１０はＣＰＵ２からの読み書き信号、ストローブを受
けてバス制御回路４ａの制御信号とメモリ１に対して書
き込み信号（ＷＥ−Ｎ）を出力する。セレクタ７ａ〜セ
レクタ７ｄにより選択された３２ビット書き込みデータ
Ｄｗと訂正コード生成回路８により生成された８ビット
データＥＣＣは書き込み制御回路１０の制御信号により
メモリ１に書き込まれる（ステップＳ１５）。
ライト制御回路６からのセレクト信号により，メモリ１
への書き込みデータＤｗとしてＣＰＵ２から出力されバ
ス制御回路４ｂを通ったデータＤｐまたはメモリ１から
読みだされエラー検出訂正回路９を通った３２ビットの
データＤｒ’のいずれかを８ビット毎に選択する（ステ
ップＳ１３）。訂正コード生成回路８はセレクタ７ａ〜
セレクタ７ｄにより選択された３２ビットの書き込みデ
ータＤｗ（Ｄｗ１〜Ｄｗ４）から８ビットの訂正コード
ＥＣＣを生成する（ステップＳ１４）。書き込み制御回
路１０はＣＰＵ２からの読み書き信号、ストローブを受
けてバス制御回路４ａの制御信号とメモリ１に対して書
き込み信号（ＷＥ−Ｎ）を出力する。セレクタ７ａ〜セ
レクタ７ｄにより選択された３２ビット書き込みデータ
Ｄｗと訂正コード生成回路８により生成された８ビット
データＥＣＣは書き込み制御回路１０の制御信号により
メモリ１に書き込まれる（ステップＳ１５）。
【０００６】尚、ＣＰＵ２は１６ビット（１ワード）、
３２ビット（１ロングワード）のデータをメモリ１に書
き込む場合も、８ビット（１バイト）のデータを書き込
む場合と同様な動作を行う。
３２ビット（１ロングワード）のデータをメモリ１に書
き込む場合も、８ビット（１バイト）のデータを書き込
む場合と同様な動作を行う。
【０００７】
【発明が解決しようとする課題】上述のように従来のメ
モリシステムにおいては、ＣＰＵがメモリにデータを書
き込む場合、１度メモリから３２ビットのデータと８ビ
ットの訂正コードを読みだし、その３２ビットのデータ
の内ＣＰＵが書き込もうとしているデータを書き換え
て、新しく８ビットの訂正コードを生成してメモリにデ
ータを書き込んでいる。しかし、ＣＰＵがパーシャルラ
イトとならない３２ビットのデータを書き込む場合でも
メモリから３２ビットのデータを読みだすようにしてい
るため、アクセス時間だけが長くなってしまうという問
題があった。
モリシステムにおいては、ＣＰＵがメモリにデータを書
き込む場合、１度メモリから３２ビットのデータと８ビ
ットの訂正コードを読みだし、その３２ビットのデータ
の内ＣＰＵが書き込もうとしているデータを書き換え
て、新しく８ビットの訂正コードを生成してメモリにデ
ータを書き込んでいる。しかし、ＣＰＵがパーシャルラ
イトとならない３２ビットのデータを書き込む場合でも
メモリから３２ビットのデータを読みだすようにしてい
るため、アクセス時間だけが長くなってしまうという問
題があった。
【０００８】本発明は上記のような問題に鑑みてなされ
たものであり、本発明の目的はＣＰＵがメモリにデータ
を書き込む場合のアクセス時間を短くすることができる
メモリシステムを提供することにある。
たものであり、本発明の目的はＣＰＵがメモリにデータ
を書き込む場合のアクセス時間を短くすることができる
メモリシステムを提供することにある。
【０００９】
【課題を解決するための手段】本発明は、有効なデータ
に複数の冗長ビットを付加することでエラーの検出及び
訂正を行うメモリシステムに関するものであり、本発明
の上記目的は前記エラーの検出及び訂正機能を有すると
共にパーシャルライトが可能な誤り訂正回路と、前記パ
ーシャルライトを行なうための読み込み制御回路と、メ
モリに書き込みを行う書き込み制御回路と、前記メモリ
へデータを書き込む際に前記読み込み制御回路を動作さ
せるかどうかを判定する読みだし要否判定回路とを具備
することによって達成される。さらに、本発明の上記目
的は、１６ビット以上のデータ幅を持ち、通常動作時は
キャッシュを有効とし、かつ、データ幅固定のライトバ
ックを使用するＣＰＵと、前記エラーの検出及び訂正を
行う誤り訂正回路と、前記誤り訂正回路により訂正され
たデータを有効とするか、前記誤り訂正回路を通さない
データを有効とするかを選択するエラー検出訂正選択回
路とを具備することによって達成される。
に複数の冗長ビットを付加することでエラーの検出及び
訂正を行うメモリシステムに関するものであり、本発明
の上記目的は前記エラーの検出及び訂正機能を有すると
共にパーシャルライトが可能な誤り訂正回路と、前記パ
ーシャルライトを行なうための読み込み制御回路と、メ
モリに書き込みを行う書き込み制御回路と、前記メモリ
へデータを書き込む際に前記読み込み制御回路を動作さ
せるかどうかを判定する読みだし要否判定回路とを具備
することによって達成される。さらに、本発明の上記目
的は、１６ビット以上のデータ幅を持ち、通常動作時は
キャッシュを有効とし、かつ、データ幅固定のライトバ
ックを使用するＣＰＵと、前記エラーの検出及び訂正を
行う誤り訂正回路と、前記誤り訂正回路により訂正され
たデータを有効とするか、前記誤り訂正回路を通さない
データを有効とするかを選択するエラー検出訂正選択回
路とを具備することによって達成される。
【００１０】
【発明の実施の形態】本発明の一実施形態では、ＣＰＵ
がメモリに対して３２ビットのデータ（メモリのアクセ
ス単位と同一サイズのデータ）を書き込む場合にメモリ
から３２ビットのデータを読みだす動作をなくすこと
で、アクセス時間を短くするようにしている。また、本
発明の他の実施形態では、キャッシュを有効とする前の
初期動作時においては、メモリに８ビット、１６ビッ
ト、３２ビットのデータを書き込む場合は、１度メモリ
から３２ビットのデータと８ビットの訂正コードを読み
だすことなく書き込み、データを読みだす場合はエラー
検出及びデータの訂正は行なわないように制御し、キャ
ッシュを有効とし、データを３２ビット固定のライトバ
ックで使用する通常動作時においては、ＣＰＵがメモリ
にデータを書き込む場合は、メモリから３２ビットのデ
ータと８ビットの訂正コードを読みだす動作をなくすよ
うに制御することで、アクセス時間を短くし、さらに回
路の信頼性を向上させるようにしている。以下、図面に
基づいて本発明の好適な実施形態について詳細に説明す
る。
がメモリに対して３２ビットのデータ（メモリのアクセ
ス単位と同一サイズのデータ）を書き込む場合にメモリ
から３２ビットのデータを読みだす動作をなくすこと
で、アクセス時間を短くするようにしている。また、本
発明の他の実施形態では、キャッシュを有効とする前の
初期動作時においては、メモリに８ビット、１６ビッ
ト、３２ビットのデータを書き込む場合は、１度メモリ
から３２ビットのデータと８ビットの訂正コードを読み
だすことなく書き込み、データを読みだす場合はエラー
検出及びデータの訂正は行なわないように制御し、キャ
ッシュを有効とし、データを３２ビット固定のライトバ
ックで使用する通常動作時においては、ＣＰＵがメモリ
にデータを書き込む場合は、メモリから３２ビットのデ
ータと８ビットの訂正コードを読みだす動作をなくすよ
うに制御することで、アクセス時間を短くし、さらに回
路の信頼性を向上させるようにしている。以下、図面に
基づいて本発明の好適な実施形態について詳細に説明す
る。
【００１１】図１は本発明の一実施形態を示すブロック
図であり、従来技術に示す図５と同一番号にて示されて
いる構成要素についての機能は同一であるので説明を省
略する。
図であり、従来技術に示す図５と同一番号にて示されて
いる構成要素についての機能は同一であるので説明を省
略する。
【００１２】図１のメモリシステムは、ＣＰＵ２と書き
込み制御回路１０及び読み込み制御回路１１との間に読
みだし要否判定回路１２を接続し、書き込み制御回路１
０を動作される前に読み込み制御回路１０を動作させる
かどうか、即ちメモリ２へのデータ書き込み処理時にメ
モリ２のデータを読みだす必要があるかどうかを読みだ
し要否判定回路１２によって判定し、パーシャルライト
時のように必要な場合は従来と同様に動作させ、不要な
場合は読みだし動作をさせずにＣＰＵ２からのデータを
メモリ２に書き込ませるようにしたものである。以下、
メモリのアクセス単位（データ幅）が３２ビットである
場合を例として、データ書き込み時の動作例を説明す
る。
込み制御回路１０及び読み込み制御回路１１との間に読
みだし要否判定回路１２を接続し、書き込み制御回路１
０を動作される前に読み込み制御回路１０を動作させる
かどうか、即ちメモリ２へのデータ書き込み処理時にメ
モリ２のデータを読みだす必要があるかどうかを読みだ
し要否判定回路１２によって判定し、パーシャルライト
時のように必要な場合は従来と同様に動作させ、不要な
場合は読みだし動作をさせずにＣＰＵ２からのデータを
メモリ２に書き込ませるようにしたものである。以下、
メモリのアクセス単位（データ幅）が３２ビットである
場合を例として、データ書き込み時の動作例を説明す
る。
【００１３】図１において、読みだし要否判定回路１２
はＣＰＵ２からの読み書き信号、ストローブ、データサ
イズの信号により書き込みサイズが８ビット（１バイ
ト）、１６ビット（１ワード）、３２ビット（１ロング
ワード）かを判定する。判定の結果、８ビット（１バイ
ト）、１６ビット（１ワード）の書き込みであれば、読
みだし要否判定回路１２は従来通りの読み込み制御回路
１１、書き込み制御回路１０の順に動作を行うよう制御
信号を出力する。また、３２ビット（１ロングワード）
の書き込みであれば、読み込み制御回路１１は動作せ
ず、書き込み制御回路１０が即動作するよう制御信号を
出力する。
はＣＰＵ２からの読み書き信号、ストローブ、データサ
イズの信号により書き込みサイズが８ビット（１バイ
ト）、１６ビット（１ワード）、３２ビット（１ロング
ワード）かを判定する。判定の結果、８ビット（１バイ
ト）、１６ビット（１ワード）の書き込みであれば、読
みだし要否判定回路１２は従来通りの読み込み制御回路
１１、書き込み制御回路１０の順に動作を行うよう制御
信号を出力する。また、３２ビット（１ロングワード）
の書き込みであれば、読み込み制御回路１１は動作せ
ず、書き込み制御回路１０が即動作するよう制御信号を
出力する。
【００１４】図２は本発明のメモリシステムにおける書
き込みタイミングを示す図である。図２（Ａ）に示すよ
うに、８ビット、１６ビットの書き込みの時は、従来と
同様にメモリ１に対して読み込み制御回路１１から読み
だし信号（ＯＥ−Ｎ）は出力され、その後に書き込み制
御回路１０から書き込み信号（ＷＥ−Ｎ）が出力され
る。即ち、メモリ１からデータＤｒと訂正コードＥＣＣ
が読みだされ、エラー検出訂正回路９を通ったデータＤ
ｒ’又はＣＰＵ２からのデータＤｐが８ビット毎に選択
され、選択された書き込みデータＤｗとその訂正コード
ＥＣＣがバス制御回路４ａに出力された時点で、書き込
み制御回路１０から書き込み信号（ＷＥ−Ｎ）が出力さ
れる。一方、図２（Ｂ）に示すように３２ビット（１ロ
ングワード）の書き込みの時はメモリ１に対して読み込
み制御回路１１から読みだし信号（ＯＥ−Ｎ）は出力さ
れず、書き込み制御回路１０から書き込み信号（ＷＥ−
Ｎ）が即出力される。
き込みタイミングを示す図である。図２（Ａ）に示すよ
うに、８ビット、１６ビットの書き込みの時は、従来と
同様にメモリ１に対して読み込み制御回路１１から読み
だし信号（ＯＥ−Ｎ）は出力され、その後に書き込み制
御回路１０から書き込み信号（ＷＥ−Ｎ）が出力され
る。即ち、メモリ１からデータＤｒと訂正コードＥＣＣ
が読みだされ、エラー検出訂正回路９を通ったデータＤ
ｒ’又はＣＰＵ２からのデータＤｐが８ビット毎に選択
され、選択された書き込みデータＤｗとその訂正コード
ＥＣＣがバス制御回路４ａに出力された時点で、書き込
み制御回路１０から書き込み信号（ＷＥ−Ｎ）が出力さ
れる。一方、図２（Ｂ）に示すように３２ビット（１ロ
ングワード）の書き込みの時はメモリ１に対して読み込
み制御回路１１から読みだし信号（ＯＥ−Ｎ）は出力さ
れず、書き込み制御回路１０から書き込み信号（ＷＥ−
Ｎ）が即出力される。
【００１５】従って、ＣＰＵ２と書き込み制御回路１
０、読み込み制御回路１１との間に読みだし要否判定回
路１２を接続することにより、３２ビット（１ロングワ
ード）データの書き込みのときは書き込み動作のみで済
むためアクセス時間を短くすることができる。
０、読み込み制御回路１１との間に読みだし要否判定回
路１２を接続することにより、３２ビット（１ロングワ
ード）データの書き込みのときは書き込み動作のみで済
むためアクセス時間を短くすることができる。
【００１６】図３は本発明の別の実施形態を示すブロッ
ク図であり、従来技術に示す図５と同一番号にて示され
ている構成要素についての機能は同一であるので説明を
省略する。尚、メモリ１は３２ビットのデータと８ビッ
トの訂正コードから成り、既に誤り訂正回路３１により
データと訂正コードはエラーがなく書き込まれているも
のである。
ク図であり、従来技術に示す図５と同一番号にて示され
ている構成要素についての機能は同一であるので説明を
省略する。尚、メモリ１は３２ビットのデータと８ビッ
トの訂正コードから成り、既に誤り訂正回路３１により
データと訂正コードはエラーがなく書き込まれているも
のである。
【００１７】図３のメモリシステムは、誤り訂正回路３
１内のエラー検出訂正回路９とバス制御回路４ｂとの間
にセレクタ１４を接続すると共に、このセレクタ１４と
ＣＰＵ２との間にエラー検出訂正選択回路１３を接続
し、キャッシュを有効とする前の初期動作時、及びキャ
ッシュを有効とし、データ幅固定のライトバックを行う
通常動作時に、それぞれ読みだし動作をさせずにＣＰＵ
２からのデータをメモリ１に書き込ませるようにしたも
のである。以下、図４のフローチャートに沿って説明す
る。
１内のエラー検出訂正回路９とバス制御回路４ｂとの間
にセレクタ１４を接続すると共に、このセレクタ１４と
ＣＰＵ２との間にエラー検出訂正選択回路１３を接続
し、キャッシュを有効とする前の初期動作時、及びキャ
ッシュを有効とし、データ幅固定のライトバックを行う
通常動作時に、それぞれ読みだし動作をさせずにＣＰＵ
２からのデータをメモリ１に書き込ませるようにしたも
のである。以下、図４のフローチャートに沿って説明す
る。
【００１８】ＣＰＵ２が図示されないキャッシュを有効
とする前の期間にメモリ１に８ビットのデータＤｐを書
き込む場合、従来の技術に示すような１度メモリ１から
３２ビットのデータＤｒと８ビットの訂正コードＥＣＣ
を読みだす動作はせずに書き込みを行う（ステップＳ
１）。よって、メモリ１に書き込みを行なわない２４ビ
ットのデータと８ビットの訂正コードは初期データのま
まである。また、セレクタ１４に入力される３２ビット
のデータＤｒ、Ｄｒ’を選択するため、エラー検出訂正
選択回路１３の出力信号はＣＰＵ２のアドレス、デー
タ、ストローブにより設定される。
とする前の期間にメモリ１に８ビットのデータＤｐを書
き込む場合、従来の技術に示すような１度メモリ１から
３２ビットのデータＤｒと８ビットの訂正コードＥＣＣ
を読みだす動作はせずに書き込みを行う（ステップＳ
１）。よって、メモリ１に書き込みを行なわない２４ビ
ットのデータと８ビットの訂正コードは初期データのま
まである。また、セレクタ１４に入力される３２ビット
のデータＤｒ、Ｄｒ’を選択するため、エラー検出訂正
選択回路１３の出力信号はＣＰＵ２のアドレス、デー
タ、ストローブにより設定される。
【００１９】前記の書き込みを行なった８ビットのデー
タＤｗ（＝Ｄｐ）を読みだすと、２４ビットのデータと
訂正コードは初期データのままであり、エラー検出訂正
回路９のエラー検出訂正は３２ビットのデータＤｒと８
ビットの訂正コードＥＣＣより行うため、エラー検出訂
正回路９はエラー検出及び訂正を行う可能性がある。そ
こで、エラー検出訂正回路９を通らないデータＤｒをセ
レクタ１４がバス制御回路４ｂに出力できるように、Ｃ
ＰＵ２はエラー検出訂正選択回路１３を設定する（ステ
ップＳ２）。前記状態ではエラー検出及び訂正が行なわ
れないため、前記の書き込みを行なった８ビットのデー
タＤｗの読みだしを行なうことができる（ステップＳ
３）。また、読みだした８ビットのデータＤｗに誤りが
あった場合には不当命令等が発生するためＣＰＵ２は例
外処理を行い停止する。ＣＰＵ２が１６ビット（１ワー
ド）、３２ビット（１ロングワード）のデータをメモリ
１に書き込む場合も、８ビット（１バイト）のデータを
書き込む場合と同様な動作を行う。
タＤｗ（＝Ｄｐ）を読みだすと、２４ビットのデータと
訂正コードは初期データのままであり、エラー検出訂正
回路９のエラー検出訂正は３２ビットのデータＤｒと８
ビットの訂正コードＥＣＣより行うため、エラー検出訂
正回路９はエラー検出及び訂正を行う可能性がある。そ
こで、エラー検出訂正回路９を通らないデータＤｒをセ
レクタ１４がバス制御回路４ｂに出力できるように、Ｃ
ＰＵ２はエラー検出訂正選択回路１３を設定する（ステ
ップＳ２）。前記状態ではエラー検出及び訂正が行なわ
れないため、前記の書き込みを行なった８ビットのデー
タＤｗの読みだしを行なうことができる（ステップＳ
３）。また、読みだした８ビットのデータＤｗに誤りが
あった場合には不当命令等が発生するためＣＰＵ２は例
外処理を行い停止する。ＣＰＵ２が１６ビット（１ワー
ド）、３２ビット（１ロングワード）のデータをメモリ
１に書き込む場合も、８ビット（１バイト）のデータを
書き込む場合と同様な動作を行う。
【００２０】次にＣＰＵ２がキャッシュを有効とし３２
ビット固定のライトバックを使用するように設定された
場合（ステップＳ４）は、エラー検出訂正回路９を通っ
た３２ビットのデータＤｒ’をセレクタ１４がバス制御
回路４ｂに出力できるように、ＣＰＵ２はエラー検出訂
正選択回路１３を設定する（ステップＳ５）。また、前
述のメモリ１に対する書き込みでメモリ１の訂正コード
はメモリ１に書き込まれている３２ビットのデータの訂
正コードではないため、ＣＰＵ２は８ビットの訂正コー
ドＥＣＣをメモリ１に書き込むため３２ビットのデータ
でメモリ１を初期化する（ステップＳ６）。ＣＰＵ２は
メモリ１の初期化後、３２ビット固定で読み書きを行う
（ステップＳ７）。よって、ＣＰＵ２がメモリ１にデー
タを書き込む場合、１度メモリ１から３２ビットのデー
タと８ビットの訂正コードを読みだす必要がなくなり、
書き込み動作のみで済むためアクセス時間を短くするこ
とができ、回路も簡単になるため回路の信頼性も向上す
る。
ビット固定のライトバックを使用するように設定された
場合（ステップＳ４）は、エラー検出訂正回路９を通っ
た３２ビットのデータＤｒ’をセレクタ１４がバス制御
回路４ｂに出力できるように、ＣＰＵ２はエラー検出訂
正選択回路１３を設定する（ステップＳ５）。また、前
述のメモリ１に対する書き込みでメモリ１の訂正コード
はメモリ１に書き込まれている３２ビットのデータの訂
正コードではないため、ＣＰＵ２は８ビットの訂正コー
ドＥＣＣをメモリ１に書き込むため３２ビットのデータ
でメモリ１を初期化する（ステップＳ６）。ＣＰＵ２は
メモリ１の初期化後、３２ビット固定で読み書きを行う
（ステップＳ７）。よって、ＣＰＵ２がメモリ１にデー
タを書き込む場合、１度メモリ１から３２ビットのデー
タと８ビットの訂正コードを読みだす必要がなくなり、
書き込み動作のみで済むためアクセス時間を短くするこ
とができ、回路も簡単になるため回路の信頼性も向上す
る。
【００２１】
【発明の効果】請求項１のメモリシステムによればＣＰ
Ｕと書き込み制御回路、読み込み制御回路との間に読み
だし要否判定回路を接続することにより、３２ビット
（１ロングワード）データの書き込みのときは書き込み
動作のみで済むためアクセス時間を短くすることができ
る。また、請求項２のメモリシステムによればＣＰＵが
メモリにデータを書き込む場合に、メモリから３２ビッ
トのデータと８ビットの訂正コードを読みだす動作がな
くなり、書き込み時は書き込み動作のみで済むためアク
セス時間を短くすることができ、さらに回路の信頼性も
向上する。
Ｕと書き込み制御回路、読み込み制御回路との間に読み
だし要否判定回路を接続することにより、３２ビット
（１ロングワード）データの書き込みのときは書き込み
動作のみで済むためアクセス時間を短くすることができ
る。また、請求項２のメモリシステムによればＣＰＵが
メモリにデータを書き込む場合に、メモリから３２ビッ
トのデータと８ビットの訂正コードを読みだす動作がな
くなり、書き込み時は書き込み動作のみで済むためアク
セス時間を短くすることができ、さらに回路の信頼性も
向上する。
【図１】本発明のメモリシステムの一実施形態を示すブ
ロック図である。
ロック図である。
【図２】本発明のメモリシステムの一実施形態における
書き込みタイミングを示すタイミングチャートである。
書き込みタイミングを示すタイミングチャートである。
【図３】本発明のメモリシステムの他の実施形態を示す
ブロック図である。
ブロック図である。
【図４】本発明の他の実施形態における動作例を示すフ
ローチャートである。
ローチャートである。
【図５】従来のメモリシステム一例を示すブロック図で
ある。
ある。
【図６】従来のメモリシステムの動作例を示すフローチ
ャートである。
ャートである。
１ メモリ ２ ＣＰＵ ３１、３２ 誤り訂正回路 ４ａ、４ｂ バス制御回路 ５ ラッチ回路 ６ パーシャルライト制御回路 ７ａ〜７ｄ セレクタ ８ 訂正コード生成回路 ９ エラー検出訂正回路 １０ 書き込み制御回路 １１ 読み込み制御回路 １２ 読みだし要否判定回路 １３ エラー検出訂正選択回路 １４ セレクタ
Claims (2)
- 【請求項１】有効なデータに複数の冗長ビットを付加す
ることでエラーの検出及び訂正を行うメモリシステムに
おいて、前記エラーの検出及び訂正機能を有すると共に
パーシャルライトが可能な誤り訂正回路と、前記パーシ
ャルライトを行なうための読み込み制御回路と、メモリ
に書き込みを行う書き込み制御回路と、前記メモリのデ
ータ幅と同一サイズの書き込みデータの場合は前記読み
込み制御回路を動作させずに書き込むための読みだし要
否判定回路とを具備したことを特徴とするメモリシステ
ム。 - 【請求項２】有効なデータに複数の冗長ビットを付加す
ることでエラーの検出及び訂正を行うメモリシステムに
おいて、１６ビット以上のデータ幅を持ち、通常動作時
はキャッシュを有効とし、かつ、データ幅固定のライト
バックを使用するＣＰＵと、前記エラーの検出及び訂正
を行う誤り訂正回路と、キャッシュを有効とし、かつ、
データ幅固定のライトバックを行う場合は前記誤り訂正
回路により訂正されたデータを有効とし、キャッシュを
有効とする前の初期動作時は前記誤り訂正回路を通さな
いデータを有効とするエラー検出訂正選択回路とを具備
したことを特徴とするメモリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10000911A JPH11194975A (ja) | 1998-01-06 | 1998-01-06 | メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10000911A JPH11194975A (ja) | 1998-01-06 | 1998-01-06 | メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11194975A true JPH11194975A (ja) | 1999-07-21 |
Family
ID=11486871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10000911A Pending JPH11194975A (ja) | 1998-01-06 | 1998-01-06 | メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11194975A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010224967A (ja) * | 2009-03-24 | 2010-10-07 | Fujitsu Semiconductor Ltd | 半導体装置及び電子機器 |
| US8234463B2 (en) | 2008-05-30 | 2012-07-31 | Renesas Electronics Corporation | Data processing apparatus, memory controller, and access control method of memory controller |
-
1998
- 1998-01-06 JP JP10000911A patent/JPH11194975A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8234463B2 (en) | 2008-05-30 | 2012-07-31 | Renesas Electronics Corporation | Data processing apparatus, memory controller, and access control method of memory controller |
| JP2010224967A (ja) * | 2009-03-24 | 2010-10-07 | Fujitsu Semiconductor Ltd | 半導体装置及び電子機器 |
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