JPH043975A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、半導体基
板上に容量電極を積層したスタックドキャパシタ（ｓｔ
ａｃｋｅｄ　ｃａｐａｃｉｔｏｒ）構造の容量素子を持
ツＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅ
ｓｓ　Ｍｅｍｏｒｙ）を有する半導体集積回路装置に適
用して有効な技術に関するものである。

〔従来の技術〕

最近、ＤＲＡＭの分野で４　［Ｍｂｉｔｌ、　１６　［
Ｍｂｉｔｌといった大容量のＤＲＡＭが文献に発表され
ている。このようなりＲＡＭの１　［ｂｉｔ］を構成す
る各メモリセルは、直列接続された１つのメモリセル選
択用ＭＩＳＦＥＴと１つの情報蓄積用容量素子とからな
る。さらに、各メモリセルは行方向に延在するワード配
線と列方向に延在するデータ線に接続されている。つま
り、メモリセル選択用ＭＩ　５ＦＥＴのゲート電極がワ
ード配線に接続され、メモリセル選択用ＭＩＳＦＥＴの
ソース領域及びドレイン領域を構成する２つの半導体領
域のうちの一方がデータ線に接続されている。２つの半
導体領域のうちの他方は情報蓄積用容量素子の一方に接
続され、この情報蓄積用容量素子の他方の電極には所定
の固定電位が印加されている。

前記メモリセルの構造は多種報告されているが、α線が
半導体基板に浸入して発生するソフトエラーに対して強
いメモリセルとしては、スタックド構造の情報蓄積用容
量素子を有するメモリセルで構成されたＤＲＡＭがある
。このスタックド構造の情報蓄積用容量素子は、半導体
基板上に下層電極層、誘電体膜、上層電極層の夫々を順
次積層して構成されている。このようなスタックド構造
の情報蓄積用容量素子を有するメモリセルで構成された
ＤＲＡＭにおいは、大容量化にともない各メモリセルを
平面的に見て小さくすることが要求される。各メモリセ
ルを小さくする為には、メモリセル選択用ＭＩＳＦＥＴ
と情報蓄積用容量素子とを小さくしなければならないが
、前述のソフトエラー等の発生を防止する為に情報蓄積
用容量素子の容量値を所定の値以上にしておかなければ
ならない。このような要求を満たすメモリセル構造とし
て、例えばフィン（Ｆ　Ｉ　Ｎ）構造の情報蓄積用容量
素子を有するメモリセルがＩＥＤＭ８８．第５９２夏至
第５９５頁に報告されている。

また、ＤＲＡＭのメモリセルでは、情報蓄積用容量素子
に直列接続されたメモリセル選択用ＭＩＳＦＥＴのゲー
ト電極がワード線を兼ねている。

このゲート電極は、−船釣にポリシリコン又はポリシリ
コンと高融点金属シリサイドの２層構造であるポリサイ
ドで構成されている。ＤＲＡＭにおいては、大容量化に
ともない各ワード線に接続されるメモリセル数が増加す
る為、各ワード線が長くなる傾向にある。各メモリセル
を高速にアクセスするには、ワード線の抵抗を小さくす
る必要がある。この要求を満たす技術がｌ５ＳＣＣ８７
゜第２８４頁、第２８５頁及び第４２０頁に開示されて
いる。この中には、データ線（又はビット線）の上部で
あって、かつデータ線と直交し、かつポリシリコンから
なるワード線に平行な方向にメタルからなるワード線を
設け、所定の間隔で両者を接続してワード線のＲＣ遅延
を低減する技術が示されている。

〔発明が解決しようとする課題〕

本発明者は、前述の従来技術について検討した結果、次
のような問題点を見出した。

前述のフィン構造の情報蓄積用容量素子を有するメモリ
セルで構成されたＤＲＡＭにおいて、メタルからなるワ
ード線を設けた構造とした場合、容量電極が半導体基板
の上空に伸びている為、メモリセル内で段差が大となっ
ている。このように段差が大となったメモリセルの上部
にメタルからなるワード線を設ける場合、下地の段差が
大きい為にメタルからなるワード線のパターン形成の為
のエツチング工程でエツチング残りによるメタルワード
線間ショート等の問題が発生する。これは、メタルワー
ド線が下のポリシリコンワード線と同数膜けられ、この
メタルワード線のピッチは、ポリシリコンワード線のピ
ッチとほぼ同じ微細ピッチであることに帰因する。

また、メモリセルの段差を小にするには、メタルワード
線の下地絶縁膜を厚くすれば良いが、その場合には、メ
タルワード線と下のポリシリコンワード線との接続孔の
アスペクト比が大きくなり、メタルワード線の接続孔部
での断線という問題、また、接続孔の開口が難しいとい
う問題がある。

本発明の目的は、前述の問題点を解決し、高信頼度で大
容量のメモリセルを有する半導体集積回路装置を提供す
ることにある。

本発明の他の目的は、前述の問題点を解決し、大容量の
メモリセルからなり、かつ高速動作可能な半導体集積回
路装置を提供することにある。

本発明の他の目的は、前述の問題点を解決し、動作時の
電気的安定性を向上させた大容量のメモリからなる半導
体集積回路装置を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

（１）行方向に延在するワード線と列方向に延在するデ
ータ線との交差部分に夫々に接続するメモリセル選択用
ＭＩＳＦＥＴとスタックドキャパシタ構造の情報蓄積用
容量素子との直列回路で構成されたメモリセルからなる
ＤＲＡＭを有する半導体集積回路装置において、前記情
報蓄積用容量素子の第１電極及び第２電極をデータ線よ
りも上層の層で構成し、前記ワード線をメモリセル選択
用ＭＩＳＦＥＴのゲート電極のみで構成する。

（２）行方向に延在するワード線と列方向に延在するデ
ータ線との交差部分に夫々に接続するメモリセル選択用
ＭＩＳＦＥＴとスタックドキャパシタ構造の情報蓄積用
容量素子との直列回路で構成されたメモリセルを行列状
に並べて構成したメモリセルアレイを配置し、このメモ
リセルアレイを周辺回路領域で挟むように配置したＤＲ
ＡＭを有する半導体集積回路装置において、前記情報蓄
積用容量素子の第１電極及び第２電極をデータ線よりも
上層の層で構成し、前記ワード線をメモリセル選択用Ｍ
ＩＳＦＥＴのゲート電極のみで構成しし、前記周辺回路
領域間を電気的に接続する信号配線の配線層をメモリセ
ルアレイ上に設ける。

（３）行方向に延在するワード線と列方向に延在するデ
ータ線との交差部分に夫々に接続するメモリセル選択用
ＭＩＳＦＥＴとスタックドキャパシタ構造の情報蓄積用
容量素子との直列回路で構成されたメモリセルを行列状
に並べて構成したメモリセルアレイを配置し、このメモ
リセルアレイを周辺回路領域で挟むように配置したＤＲ
ＡＭを有する半導体集積回路装置において、前記情報蓄
積用容量素子の第１電極及び第２電極をデータ線よりも
上層の層で構成し、前記ワード線をメモリセル選択用Ｍ
ＩＳＦＥＴのゲート電極のみで構成し、前記周辺回路領
域間を電気的に接続する電源電位配線又は基準電位配線
の配線層をメモリセルアレイ上に設ける。

〔作　　用〕

上述した手段（１）によれば、情報蓄積用容量素子の第
１電極及び第２電極の上層の層にデータ線及び金属膜で
形成されるワード線が延在しないので、情報蓄積用容量
素子の第１電極及び第２電極の形成によるメモリセルア
レイ上の段差形状を気にすることなく、情報蓄積用容量
素子の第１電極及び第２電極を立体的（３次元的）に構
成することができ、情報蓄積用容量素子の容量値を増加
することができる。

また、ワード線をメモリセル選択用ＭＩＳＦＥＴのゲー
ト電極のみで構成するので、金属膜で形成するワード線
の微細ピッチ化による配線間ショート及び下地の段差形
状による断線等の問題がなくなる。よって、大容量かつ
高信頼度のメモリセルからなるＤＲＡＭを有する半導体
集積回路装置を高い歩留まりで得ることができる。

上述した手段（２）によれば、前述の手段（１）の作用
の他に、メモリセルアレイ上に周辺回路間を接続する信
号配線の配線幅を広くして形成することにより、信号配
線の抵抗を低減することができるので、周辺回路間の動
作速度を向上することができる。よって、大容量かつ高
信頼度のメモリセルからなるＤＲＡＭを有する半導体集
積回路装置の動作速度を向上することができる。

上述した手段（３）によれば、前述の手段（１）の作用
の他に、メモリセルアレイ上に電源電位配線又は基準電
位配線の配線幅を広くして形成することにより、電源電
位配線又は基準電位配線の抵抗を低減することができる
ので、電源電位又は基準電位の変動によるノイズを低減
することができる。

よって、大容量かつ高信頼度のメモリセルからなるＤＲ
ＡＭを有する半導体集積回路装置の回路の動作マージン
を拡大でき、回路設計が容易になる。

以下、本発明の構成について、メモリセル選択用ＭＩＳ
ＦＥＴとスタックド構造の情報蓄積用容量素子との直列
回路でメモリセルを構成したＤＲＡＭ（Ｄｙｎａｍｍｉ
ｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に本
発明を適用した一実施例とともに説明する。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

本発明の一実施例である半導体チップ（ＤＲＡＭ）を封
止した樹脂封止型半導体装置を第２図（封止樹脂の上部
を除去した状態の平面図）及び第３図（断面図）で示す
。

第２図及び第３図に示すように、半導体チップ１は、Ｓ
　ＯＪ　（Ｓｍａｌｌ　０ｕｔ−１ｉｎｅ　Ｊ−ｂｅｎ
ｄ）型のパッケージに封止され、樹脂封止型半導体装置
２を構成している。この半導体チップ１は、リードフレ
ームのタブ３Ａの表面に接着剤を介在して搭載されてい
る。

前記半導体チップ１は、例えば４　［Ｍｂｉｔｌ　Ｘ　
１［ｂｉｔ　］の大容量のＤＲＡＭを搭載している。こ
の半導体チップ１を封止した樹脂封止型半導体装置２は
、２０ピンの端子を有し、各端子の機能は第２図に示す
とおりである。

前記半導体チップ１の周辺部には、第２図に示すように
、複数のポンディングパッド（外部引き出し用電極）Ｂ
Ｐが配列されている。このポンディングパッドＢＰはボ
ンディングワイヤ４を介在させて、レジン内部に位置す
るインナーリード３Ｂに接続されている。ボンディング
ワイヤ４は、例えばアルミニウム（ＡＩ）ワイヤを使用
する。また、ボンディングワイヤ４としては、金（Ａｕ
）ワイヤ、銅（Ｃｕ）ワイヤ、又は金属ワイヤの表面に
絶縁性樹脂を被覆した被覆ワイヤ等を使用してもよい。

ボンディングワイヤ４は、熱圧着に超音波振動を併用し
たボンディング法によりボンディングされる。

前記インナーリード３Ｂはアウターリード３Ｃに一体に
構成されている。このインナーリード３Ｂ、アウターリ
ード３Ｃ１前記タブ３Ａの夫々は、リードフレームから
切断され、かつアウターリード３Ｃの端子が樹脂封止型
半導体装置２の下部にくるように成型されている。リー
ドフレームは、例えばＣｕ、Ｆｅ−Ｎ１（例えばＮｉ含
有率４２［％］）合金等で形成されている。前記タブ３
Ａの短辺側には、タブ吊りリード３Ｄが連結されている
。

前記半導体チップ１、タブ３Ａ、ボンディングワイヤ４
、インナーリード３Ｂ及びタブ吊りリード３Ｄは樹脂封
止部５で封止されている。樹脂封止部５は、低応力化を
図るために、フェノール系硬化剤、シリコーンゴム及び
フィラーが添加されたエポキシ系樹脂を使用している。

シリコーンゴムはエポキシ系樹脂の熱膨張率を低下させ
る作用がある。フィラーは球形の酸化珪素粒で形成され
ており、同様に熱膨張率を低下させる作用がある。

次に、半導体チップ１に搭載されたＤＲＡＭの回路シス
テムのレイアウトを第４図（平面図）に示す。

第４図に示すように、半導体チップ１の中央部には、Ｍ
ＡＴＯ−ＭＡＴ７の８個のメモリマット１１が４個づつ
２段に配置されている。このメモリマット１１の群を挟
むように上辺周辺回路領域１８、中央周辺回路領域１９
及び下辺周辺回路領域２０が配置されている。各メモリ
マット１１は２個のメモリセルアレイ１２と、その間に
位置するカラムアドレスデコーダ回路（Ｙ　Ｄ　Ｅ　Ｃ
）１３及びセンスアンプ回路（ＳＡ）１４と、各メモリ
セルアレイ１２を挟むように設けられたロウアドレスデ
コーダ回路（ＸＤＥＣ）１５、ワードドライバ回路（Ｗ
　Ｄ　）１６及びワードクリア回路（ＷＣ）１７とで構
成されている。尚、センスアンプ回路（ＳＡ）１４は相
補型Ｍ　ＩＳＦ　Ｅ　Ｔで構成され、ＰチャネルＭＩＳ
ＦＥＴ部とＮチャネルＭＩＳＦＥＴ部はメモリセルアレ
イ１２の両端に配置されている。このように、メモリマ
ット１１内に位置する周辺回路であるカラムアドレスデ
コーダ回路（Ｙ　Ｄ　Ｅ　Ｃ）１３、センスアンプ回路
（ＳＡ）１４、ロウアドレスデコーダ回路（Ｘ　Ｄ　Ｅ
　Ｃ）１５．ワードドライバ回路（Ｗ　Ｄ　）１６、ワ
ードクリア回路（ＷＣ）１７の夫々を直接周辺回路と呼
び、これら以外の上辺、中央、下辺の夫々の周辺回路領
域１８．１９．２０内に配置される周辺回路は間接周辺
回路と呼ぶ。

前記上辺周辺回路領域１８には、ＲＡＳ系コシコントロ
ール回路２１置され、中央周辺回路領域１９には、ロウ
アドレスデコーダ回路１５のプリチャージ信号発生回路
２２、ロウアドレスバッファ回路２４及びロウアドレス
バッファ回路２４の駆動開始信号発生回路２３が配置さ
れている。また、下辺周辺回路領域２０にもロウアドレ
スバッファ回路２４及びロウアドレスバッファ回路２４
の駆動開始信号発生回路２３が配置されている。

前記長方形状の半導体チップｌの長辺側及び短辺側の端
部には、複数のポンディングパッドＢＰが配置されてい
る。このポンディングパッドＢＰの機能について、同第
４図で説明すると、Ａｏ　〜Ａ工。はアドレス信号用の
入力用端子、ＲＡＳはロウアドレスストローブ信号の入
力用端子、ＣＡＳはカラムアドレスストローブ信号の入
力用端子、ＷＥはライトイネーブル信号の入力用端子、
Ｄｏｕｔはデータの出力用端子、Ｖｓｓは基準電位例え
ば回路の接地電位０［Ｖ］供給用端子、Ｖｃｃは電源電
位例えば回路の動作電位５［■］供給用端子、ＮＣは不
使用の端子である。

次に、半導体チップ１に搭載されたＤＲＡＭのメモリセ
ル及び直接周辺回路の回路構成を第５図を用いて説明す
る。第５図は、第４図に示すメモリマット１１のＭＡＴ
Ｏ及びＭＡＴＩの一部の等価回路図である。

第５図に示すように、フォールデッドビットライン方式
を採用するＤＲＡＭでは、メモリセルアレイ１２の列方
向に延在する相補性データ線ＤＯ２Ｄｏ、Ｄｉ、ＤＩ、
・・・・・・が複数組配置されている。

この相補性データ線Ｄｏ、Ｄｏは、センスアンプ回路１
４に接続されている。センスアンプ回路１４は、第４図
ではメモリセルアレイ１２間のみに示したが、第４図の
説明で述べたように、ＰチャネルＭＩＳＦＥＴ部５ＡＰ
ＯＯ，５ＡＰＩＯ，・・・・・・とＮチャネルＭＩＳＦ
ＥＴ部５ＡＮＯＯ，５ＡＮＩＯ，・・・・とがメモリセ
ルアレイ１２を挟んで、メモリセルアレイ１２の両端に
隣接するように配置されている。

このセンスアンプ回路１４のＰチャネルＭＩＳＦＥＴ部
５ＡＰＯＯ，５ＡＰＩＯとＮチャネルＭＩＳＦＥＴ部５
ＡＮＯＯ，５ＡＮＩＯとは、各々の独立のコモンソース
線Ｃ５ＬＩ、Ｃ３Ｌ２に接続され、この２本のコモンソ
ース線Ｃ３ＬＩ、Ｃ３Ｌ２は、メモリセルアレイＭＡＲ
ＹＯＯとメモリセルアレイＭＡＲＹＩＯとの間で交差し
、４個のＭＩＳＦＥＴＭＩ、Ｍ２．Ｍ３．Ｍ４を介して
メモリマットの駆動電位Ｖｃｃ例えば５［ｖ］又は３．
３［Ｖ］と基準電位Ｖｓｓ例えばＯ［Ｖ］に接続されて
いる。

前記ＭＩＳＦＥＴＭＩ、Ｍ３のゲート電極には、同相の
信号φ、　、Ｍ工ＳＦＥＴＭ２’、Ｍ４のゲート電極に
は、同相の信号φ。が供給される。ＭＩＳＦＥＴＭＩ、
Ｍ２はＰチャネルであり、ＭＩＳＦＥＴＭ３．Ｍ４はＮ
チャネルである。

また、メモリセルアレイ１２の行方向には、相補性デー
タ線Ｄｏ、Ｄｏ、・・・・・・と交差するように複数の
ワード線ＷＯ，Ｗｌ、Ｗ２．・・・・・が延在している
。これらのワード線ＷＯ，Ｗｌ、Ｗ２．・・・・・・の
一端は、ロウアドレスデコーダ回路（ＸＤＥＣ）１５及
びワードドライバ回路（ＷＤ）１６に接続され、他端は
ワードクリア回路（ＷＣ）１７に接続されている。ワー
ド線の選択は、このロウアドレスデコーダ回路（Ｘ　Ｄ
　Ｅ　Ｃ）１５とワードドライバ回路（ＷＤ）１６とで
行われる。さらに、複数組の相補性データ線対の選択は
、カラムアドレスデコーダ回路（ＹＤＥＣ）１３と、こ
のカラムアドレスデコーダ回路（Ｙ　Ｄ　Ｅ　Ｃ）１３
で制御されるカラムスイッチ回路Ｃｓｗｏｏ、ｃｓｗｉ
ｏ、・・・・・・とで行われる。

このようにして、特定のワード線と特定のデータ線対が
選択されると、データ線対に読み出された情報はセンス
アンプ回路１４で増幅され、コモンデータ線１１０．Ｉ
ｌｏを介してメインアンプに出力される。

次に、本実施例のＤＲＡＭにおいて、メモリセルＭ、周
辺回路を構成する素子のＰチャネルＭＩＳＦＥＴＱｐ、
ＮチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎの夫々の構
造について、第６図（メモリセルアレイ１２の要部平面
図）及び第１図（メモリセルアレイ１２及び周辺回路の
素子の断面図）を用いて説明する。

尚、第１図の右側の断面図は第６図の１−１線で切った
メモリセルＭの断面構造を示している。また、第１図の
左側の断面図は周辺回路を構成する相補型ＭＩＳＦＥＴ
の断面構造を示している。

第１図及び第６図に示すように、本実施例のＤＲＡＭは
、単結晶珪素からなるＰ−型半導体基板３０に構成され
ている。半導体基板３０は（１００）結晶面を素子形成
面として使用し、例えば１０［Ω−ａｍ］程度の抵抗値
で形成されている。

前記半導体基板３０のメモリセルＭ、ＮチャネルＭＩＳ
ＦＥＴＱｎの夫々の形成領域には、ｐ−型ウェル領域３
１が設けられている。半導体基板３０のＰチャネルＭＩ
ＳＦＥＴＱＰの形成領域には、ｎ−型ウェル領域３２が
設けられている。ｐ−型ウェル領域３１及びに型ウェル
領域３２の主面の素子形成領域間には、素子分離用絶縁
膜（フィールド絶縁膜）３３が設けられている。また、
前記ｐ−型ウエル領域３１の素子分離用絶縁膜３３の下
部には、ｐ型チャネルストッパ領域３４が設けられてい
る。

前記ｐ−型ウエル領域３１はＢＦ、イオンを４〜５Ｘ　
１０”［ｃｍ−２１程度、π型ウェル領域３２はＰイオ
ンを１〜２　Ｘ　１０１３［ｃｍ−２］程度、ｐ型チャ
ネルストッパ領域３４はＢＦ２イオンを２−３　Ｘ　１
０”［ｃｍ−２］程度、夫々イオン打込みすることによ
り形成される。

前記メモリセルＭのメモリセル選択用ＭＩＳＦＥＴＱｓ
は、第１図及び第６図に示すように、ｐ型半導体領域３
１の主面に構成されている。このメモリセル選択用ＭＩ
ＳＦＥＴＱｓは、Ｐ−型ウェル領域３１、ゲート絶縁膜
３５、ゲート電極３６、ソース領域及びドレイン領域で
ある一対のＮ型の第１半導体領域３７で構成されている
。ｐ−型ウェル領域３１はチャネル形成領域として使用
されている。ゲート絶縁膜３５は、ｐ−型ウェル領域３
１の主面を酸化して形成した酸化珪素膜であり、２０　
［ｎｍ］程度の膜厚で形成されている。ゲート電極３６
は、例えばＣＶＤ法で堆積した多結晶珪素膜で形成され
、２０〜５０　［ｎｍ］程度の膜で形成されている。こ
の多結晶珪素膜には、抵抗値を低減する為にＮ型の不純
物（Ｐ或はＡｓ）が導入されている。また、ゲート電極
３６は高融点金属（例えばＭｏ、Ｔｉ、Ｔｓ、Ｗ）膜や
高融点金属シリサイド（例えばＭｏＳｉ、、ＴｉＳｉ２
．ＴａＳｉ２．ＷＳｉ２）膜の単層で構成してもよい。

また、ゲート電極３６は多結晶珪素膜上に高融点金属膜
又は高融点金属シリサイド膜を積層した複合膜で形成し
てもよい。

前記ゲート電極３６は、第６図に示すように、行方向に
延在するワード配線（Ｗ　Ｌ　）３６と一体に構成され
ている。つまり、ワード配線３６は行方向に配置された
複数のメモリセルＭのメモリセル選択用Ｍ　Ｉ　Ｓ　Ｆ
　Ｅ　Ｔ　Ｑ　ｓの夫々のゲート電極３６を接続するよ
うに構成されている。このワード配線３６は。

太い部分と細い部分を有し、太い部分は約１．０［μｍ
ｌ　、細い部分は約０．５［μｍ］であり、この太い部
分はメモリセル選択用ＭＩＳＦＥＴＱｓのゲート長に相
当する。ワード配線３６のピッチＷｐは、およそ１．８
５［μＩＩＩ］である。ワード配線３６の間隔は、およ
そ１［μ■］弱である。

第６図に示すように、素子形成領域は隣接する２本のワ
二ド配線３６を斜めに横切るように形成されている。こ
の隣接する２本のワード線３６間に位置するメモリセル
選択用ＭＩＳＦＥＴＱｓのソース領域又はドレイン領域
であるＮ型の第１半導体領域３７には、列方向に延在す
るデータ線（ＤＬ）３８が接続されている。データ線３
８の接続部のｐ−型ウェル領域３１の表面には、第１半
導体領域３７とデータ線３８とのオーミックコンタクト
を取る為にＮ型の第２半導体領域４１が設けられている
。

前記第１半導体領域３７は、Ｐイオンを１〜３×１０１
３［ｃｍ−２］程度導入して形成される。この第１半導
体領域３７は、メモリセル選択用ＭＩＳＦＥＴＱｓのゲ
ート電極３６及び素子分離用絶縁膜３３に対して自己整
合で形成されている。前記第２半導体領域４１は、Ａｓ
イオンを１−３　Ｘ　１０１３Ｃａｍ−２コ程度導入し
て形成される。この第２半導体領域４１は後述するサイ
ドウオールスペーサ４０に対して自己整合で形成されて
いる。

前記メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極３
６上には、ゲート電極３６と同一平面形状の第１の眉間
絶縁膜３９、そして、ゲート電極３６と第１の層間絶縁
膜３９の両端の側壁には、サイドウオールスペーサ４０
が形成されている。第１の層間絶縁膜３９は、ＣＶＤ法
で４００　［ｎｍ］程度の厚さに堆積した酸化珪素膜で
形成されている。サイドウオールスペーサ４０は、ＣＶ
Ｄ法で４００［ｎｍコ程度の厚さに堆積した酸化珪素膜
をＲＩ　Ｅ　（Ｒｅａｃｔｉｅ　Ｉｏｎ　Ｅ　ｔｃｈｉ
ｎｇ）法による異方性エツチングで形成した絶縁膜であ
る。

前記データ線３８とワード線３６とは、第１の層間絶縁
膜３９とサイドウオールスペーサ４０とで電気的に分離
されている。データ線３８はワード線３６に対して自己
整合で形成されている。データ線３８は多結晶珪素膜と
高融点金属シリサイド膜との積層膜であるポリサイドで
構成されている。高融点金属は、例えばタングステン（
Ｗ）を使用しているが、他のチタン（Ｔｉ）、タンタル
（Ｔａ）、モリブデン（Ｍｏ）等を使用してもよい。又
、データ線３８として多結晶珪素膜、高融点金属膜、高
融点金属シリサイド膜等を使用してもよい。尚、多結晶
珪素膜及びタングステンシリサイド（ＷＳｉ２）膜は１
００［ｎｍｌの膜厚で形成する。又、データ線３８のピ
ッチＤＰは、第６図に示すように、およそ２．１５［ｎ
ｍコで形成する。

前記メモリセル選択用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ
のソース領域又はドレイン領域のデータ線３８が接続さ
れていない側の第１半導体領域３７には、情報蓄積用容
量素子Ｃの第１電極４３が接続されている。第１電極４
３は１５０　［ｎｍｌの多結晶珪素膜で形成されている
。この第１電極４３は、その表面積を大きくする為に方
形状の第１電極４３の端部に周状の突起を有している。

この突起の高さは製造条件によって自由に変えることが
可能であるが、例えば２〜３［ｎｎ＋］の高さで形成し
ている。この構造では、周状の突起の側面を容量として
利用できるので、容量値を大きくできる特徴がある。第
１電極４３の材料は高融点金属層又はそのシリサイド層
でもよい。

前記第１電極４３は、データ線３８よりも上層の層に形
成され、データ線３８よりも後の工程で形成される。第
１電極４３とデータ線３８とは、第２層間絶縁膜４２で
電気的に分離されている。この２点から第１電極４３を
データ線３８上にまで延ばすことができるので、平面的
に第１電極４３を大きく形成でき、情報蓄積用容量素子
Ｃの容量値を太きすることができる。前記第２層間絶縁
膜４２は、ＣＶＤ法で２００　［ｎｍ］程度の厚さに堆
積した酸化珪素膜又は窒化珪素膜である。

前記第１電極４３の接続部のｐ−型ウェル領域３１の表
面には、この第１電極４３と第１半導体領域３７とのオ
ーミックコンタクトを取るためにＮ型の第３半導体領域
４４が形成されている。この第３半導体領域４４は、Ａ
ｓイオンを２〜３　Ｘ　１０”　［ｃｍ−２コ程度導入
して形成される。

前記第１電極４３の表面には、情報蓄積用容量素子Ｃの
誘電体膜４５が設けられている。誘電体膜４５は、例え
ば３０　［ｎｍ１程度の膜厚のタンタルオキサイド（’
ｒａｚｏｓ）膜で形成されている。この誘電体膜４５は
、窒化珪素膜と酸化珪素膜との複合膜又は酸化珪素膜の
単層膜で形成してもよい。

前記誘電体膜４５上には、情報蓄積用容量素子Ｃの第２
電極４６が設けられている。第２電極４６は、例えば１
００　［ｎｍｌ程度の膜厚のタングステン（Ｗ）膜で形
成されている。この第２電極４６は、メモリセルアレイ
１２の全面に形成されており、メモリセルアレイ１２内
には開口部が形成されていない。このように形成された
情報蓄積用容量素子Ｃの第２電極４６から半導体基板３
０の表面までは、およそ３〜４　［ｎｍｌの厚さになる
。

前記第２電極４６には、メモリセルの動作電圧の半分の
電圧例えば２．５［Ｖ］又は１．６５［Ｖ］程度が印加
される。尚、前記情報蓄積用容量素子Ｃの製造方法につ
いては、ＵＳＰ４，７４２，０１８に記載されている。

次に、周辺回路を構成するＰチャネルＭＩＳＦＥＴＱｐ
、ＮチャネルＭＩＳＦＥＴＱｎの夫々について説明する
。

前記ＰチャネルＭＩＳＦＥＴＱＰはゴ型ウェル領域３２
内に形成され、ＮチャネルＭＩＳＦＥＴＱｎはｐ−型ウ
ェル領域３１内に形成されている。

前記ＮチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎは、ゲ
ート電極３６、ゲート絶縁膜３５、ソース領域及びドレ
イン領域である一対の第４半導体領域３７、第５半導体
領域５４及びｐ−型ウェル領域３１で構成されている。

第４半導体領域３７はゲート電極３６と素子分離用絶縁
膜３３に対して自己整合で形成されたＮ型の半導体領域
であり、前記メモリセルＭの第１半導体領域３７と同−
工程及び同一条件で形成される。また、ゲート電極３６
上の第１層間絶縁膜３９．サイドウオールスペーサ４０
及び第２層間絶縁膜４２は、前記メモリセルＭのそれら
と同−工程及び同一条件で形成される。また、第５半導
体領域５４はＮ型の半導体領域であり、ゲート電極３６
、サイドウオールスペーサ４０及び素子分離用絶縁膜３
３に対して自己整合で形成され、Ａｓイオンを５　Ｘ　
１０”［ｃｍ−２１程度導入して形成される。

前記ＰチャネルＭＩＳＦＥＴＱｐは、ゲート電極３６、
ゲート絶縁膜３５、ソース領域及びドレイン領域である
一対の第６半導体領域４７、第７半導体領域４８及びゴ
型ウェル領域３２で構成されている。

第６半導体領域４７は、ゲート電極３６と素子分離用絶
縁膜３３に対して自己整合で形成され、ＢＦ２イオンを
３〜５Ｘ１０１３［ｃｆｆＩ−２］導入して形成される
。

第７半導体領域４８は、ゲート電極３６、サイドウオー
ルスペーサ４０及び素子分離用絶縁膜３３に対して自己
整合で形成され、ＢＦ２イオンを３〜５×１０１ｃｍ−
２コ導入して形成される。第１層間絶縁膜３９、サイド
ウオールスペーサ４０及び第２層間絶縁膜４２は、前記
ＮチャネルＭＩＳＦＥＴＱｎと同様にメモリセルＭのそ
れらと同−工程及び同一条件で形成される。

前記メモリセルＭ領域及び周辺回路領域の主面上には第
３層間絶縁膜４９が設けられている。この第３層間絶縁
膜４９は、例えば５００〜６００［ｎｌｌ１コの厚さの
リン及びホウ素を含んだ酸化珪素膜（ＢＰＳＧ）で形成
されている。

前記周辺回路領域には、例えば４００〜６００［ｎｍ１
程度の厚さのアルミニウムで形成された第１金属膜５０
が設けられている。この第１金属膜５０はＷ等の高融点
金属膜で形成しても良い。前記周辺回路領域は、第４図
で説明した直接周辺回路領域及び間接周辺回路領域の両
方を示す。

前記周辺回路領域及びメモリセルＭ領域には、第４層間
絶縁膜５１が設けられている。この第４層間絶縁膜５１
は、Ｐ−５ｉＯ／ＳＯＧ／Ｐ−３ｉＯの３層構造で形成
され、全体の膜厚を８００〜１０００　［ｎｍｌ程度で
形成している。

前記第４層間絶縁膜５１の所定部分には、開口が設けら
れている。この開口は、前記第１金属膜５０と直接周辺
回路領域及び間接周辺回路領域のみに形成された第２金
属膜５２とを電気的に接続している。第２金属膜５２は
例えば８００〜９００［ｎ１１］程度の厚さのアルミニ
ウム膜で形成されている。又、第２金属膜５２はＷ等の
高融点金属膜で形成しても良い。

前記周辺回路領域及びメモリセルＭ領域の全面（半導体
基板３０の全面）にはパッシベーション膜５３が設けら
れている。このパッシベーション膜５３は例えば１．０
〜１　、２　［ｎｍｌの厚さの窒化珪素膜で形成されて
いる。

このように構成された半導体チップ１は、樹脂で封止さ
れ、樹脂封止型半導体装置２を構成している。尚、本実
施例は、エポキシレジン等による半導体チップｌの封止
前に、この半導体チップ１０表面にポリイミド樹脂等の
保護膜を形成した構造も含む。

このように、情報蓄積用容量素子Ｃの容量電極をデータ
線３８の上に延在させるとともに、メモリセルＭの上側
に伸ばした構造としたＤＲＡＭにおいて、ワード線（Ｗ
　Ｌ　）３６をメモリセル選択用ＭＩＳＦＥＴＱｓのゲ
ート電極３６のみで形成することにより、メタルワード
線を用いる場合に比べて、大容量かつ高信頼度のメモリ
セルを有するＤＲＡＭを高い歩留まりで得ることができ
る。

次に、第７図は、前述のＤＲＡＭにおいて、メモリセル
アレイ１２上を周辺回路の配線領域として用いた例であ
る。本例ではメモリセルアレイ１２の特にＭＡＲＹ３１
及びＭＡＲＹ２１の上に信号線用の第１配線層６０及び
第２配線層６１を設けている。

この第１配線層６０及び第２配線層６１は、ＭＡＲＹ３
１及びＭＡＲＹ２１のほぼ全領域に、つまり、行列方向
に配置された複数のメモリセル上に前述の第２金属膜５
２で形成されている。

第７図に示すように、ロウアドレスストローブ（ＲＡＳ
）信号は、ボンディングパットＢＰ（ＲＡＳ）から入力
され、信号線を介して上辺回路領域１８内のＲＡＳ系コ
シコントロール回路２１り、信号線及びＭＡＲＹ３１上
に設けられた第１配線層６０を介して、中央周辺回路領
域１９内のロウデコーダプリチャージ信号発生回路２２
及びロウアドレスバッファ駆動開始信号発生回路２３に
入力される。さらに、ＲＡＳ系コシコントロール回路２
１呂だ信号は、信号線と第１配線層６０及び第２配線層
６１を介して、下辺周辺回路領域２０内のロウアドレス
バッファ駆動開始信号発生回路２３にも入力される。

前記中央周辺回路領域２０内のロウアドレスバッファ回
路２２に入力した信号は加工され、信号線を介してロウ
アドレスデコーダ回路１５に入力される。

また、前記ロウアドレスバッファ駆動開始信号発生回路
２３に入力された信号は加工され、信号線を介してロウ
アドレスバッファ回路２４に入力される。

このロウアドレスバッファ回路２４には、同第７図に示
すように、アドレス信号用のボンディングパドＢＰ（Ａ
Ｏ）〜ＢＰ（ＡＩＯ）から信号線を介してアドレス信号
が入力する。

尚、前述のＲＡＳ系コシコントロール回路２１ウデコー
ダプリチャージ信号発生回路２２、ロウアドレスバッフ
ァ駆動開始信号発生回路２３及びロウアドレスバッファ
回路２４の回路図は、第８乃至第１１図の夫々に示す通
りであるが、回路に関する説明は省略する。

第１２図は、第７図に示したメモリセルアレイ１２上を
周辺回路の配線領域として用いた例の断面構造を示した
ものである。第１図と異なるのは、メモリセルアレ１２
上に例えば第１配線層６０が設けられている点である。

この第１配線層６０は周辺回路領域の第２金属膜５２で
形成されていることは前述の通りである。

また、変形例としてＭＡＲＹ３０の上に第３配線層６３
を設け、第１配線層６０及び第３配線層６３を介して信
号を上辺周辺回路領域１８から中央周辺回路領域１９に
伝達することも可能である。

このような構成によれば、ロウアドレスストローブ系の
信号線の抵抗を低減できるので、ＤＲＡＭの高速動作が
可能となる。

また、メモリセルアレイ１２上に周辺回路の信号線を設
けることにより、周辺回路領域を低減できる。

次に、第１３図に示すのは、前述のＤＲＡＭにおいて、
メモリセルアレイ１２上をコモンソース線Ｃ３ＬＩ及び
Ｃ３Ｌ２を通す領域として利用する例である。ここでは
ＭＡＲＹＯＯ及びＭＡＲＹＩＯを例に説明する。

前記メモリセルアレイＭＡ、ＲＹ１０の両側にセンスア
ンプ回路１４のＰチャネルＭＩＳＦＥＴ部５ＡＰＩＯと
ＮチャネルＭＩＳＦＥＴ部５ＡＮＩＯとが別々に設けら
れている。コモンソース線Ｃ３Ｌ１及びＣ３Ｌ２は、こ
れらのＰチャネルＭＩＳＦＥＴ部５ＡＰ１０とＮチャネ
ルＭＩ　ＦＥＴ部５ＡＮＩＯとの上部及びメモリセルア
レイＭＡＲＹ１０上にも延在している６但し、メモリア
レイ１２上でのコモンソース線Ｃ３ＬＩ及びＣ３Ｌ２の
間隔は、十分パターンニングが可能なようにワード線の
間隔より大となっている。このコモンソース線Ｃ３ＬＩ
及びＣ３Ｌ２は、第２金属膜５２で形成さ九ているが、
ＭＡＲＹＩ○とＭＡＲＹＯＯとの間でコモンソース線Ｃ
３ＬＩ及びＣ３Ｌ２が交差する為、交差部分では一部第
１金属膜５０が使用されている。

ここでは、ＭＡＲＹＯＯとＭＡＲＹｌ　０との例を示し
たが、すべてのメモリセルアレイ１２で同様の構造とし
ても良い。このような構成により、コモンソース線の抵
抗を低減できるので、ＤＲＡＭの高速動作が可能となる
。

次に、第１４図に示すのは、前述のＤＲＡＭにおいて、
メモリセルアレイ１２上をコモンソース線Ｃ３ＬＩ、Ｃ
３Ｌ２及びロウアドレスストローブ（ＲＡＳ）系の信号
線を通す領域として利用した例である。ここで半導体チ
ップ１のレイアウトは第４図に示したのと同様なので各
部の符号は省略する。

全メモリセルアレイ１２において、第１３図に示したの
と同様にコモンソース線Ｃ３ＬＩ、Ｃ３Ｌ２は、Ｐチャ
ネルＭＩＳＦＥＴ部５ＡＰ１０及びＮチャネルＭＩＳＦ
ＥＴ部５ＡＮＩＯの上からメモリセルアレイＭＡＲＹ１
０上にはり出して形成されている。このコモンソース線
Ｃ３ＬＩ、Ｃ３Ｌ２は、第１３図に示すように、夫々の
端部でＰチャネルＭＩＳＦＥＴＭＩ、Ｍ２、Ｎチャネル
ＭＩ　ＳＦＥＴＭ３．Ｍ４を介して、メモリセル駆動用
の電源電位例えば５　［Ｖ］又は　３．３［Ｖ］、基準
電位例えば○［Ｖ］の夫々に接続されている。

前記メモリセルアレイＭＡＲＹ３１．ＭＡＲＹ２１にお
いては、コモンソース線Ｃ３ＬＩ、Ｃ３Ｌ２は、他のメ
モリセルアレイ上のコモンソース線Ｃ３ＬＩ、Ｃ３Ｌ２
よりも狭く形成され、中央に第４配線層６４及び第５配
線層６５が設けられている。そして、この第４配線層６
４及び第５配線層６５は、第７図に示したのと同様にロ
ウアドレスストローブ（ＲＡＳ）系の信号を伝達する為
に用いられる。

また、コモンソース線Ｃ３ＬＩ、Ｃ５Ｌ２の幅を全メモ
リセルアレイにおいて、メモリセルアレイＭＡＲＹ３１
．ＭＡＲＹ２１と同様の幅にすると、各メモリセルアレ
イ１２間でコモンソース線Ｃ３ＬＩ、Ｃ３Ｌ２の抵抗値
を等しくすることができる。

上述の例も第７図及び第１３図で示した例と同様に、コ
モンソース線Ｃ３ＬＩ、Ｃ３Ｌ２、第４配線層６４及び
第５配線層６５で形成されている。

このような構成により、周辺回路の信号線の抵抗を低減
できるので、ＤＲＡＭの高速動作が可能になる。

第１５図に示すのは、前述のＤＲＡＭにおいて、メモリ
セルアレイ１２上を電源電位及び基準電位の配線層を形
成する領域として利用した例である。

半導体チップ１のレイアウトは、第４図に示したのと同
様であるので各部の符号は省略する。

第１５図において、上辺、中央、下辺の夫々の周辺回路
領域１８．１９．２０において、実線で示したのは電源
電位Ｖｃｃ（例えば５［Ｖ］）供給用の配線であり、破
線で示したのは基準電位Ｖｓｓ（例えばＯ［Ｖ］）供給
用の配線である。

メモリセルアレイＭＡＲＹＯＩ、１０，２１゜３０．４
１，５０，６１，７０．上には、電源電位供給用の配線
に接続された第６配線層６６、メモリセルアレイＭＡＲ
ＹＯ０，１１，２０，３１゜４０．５１，６０，７１上
には、基準電位供給用の配線に接続された第７配線層６
７が夫々設けられている。この第６配線層６６及び第７
配線層６７はメモリセルアレイ１２のほぼ全域に設けら
れている。

また、変形例として、第６配線層６６を全てのメモリセ
ルアレイ１２上に設けても良く、また、第７配線層６７
を全てのメモリセルアレイ１２上に設けても良い。

このような構成により、電源電位及び基準電位の配線の
抵抗を低減できるので、電源電位及び基準電位の変動に
よるノイズを低減できる。よって、回路の動作マージン
を拡大でき、回路設計が容易になる。

また、特に、半導体チップ１の長辺方向の電源電位及び
基準電位の配線の抵抗を低減できるので、半導体チップ
１の短辺方向のサイズを縮小できる。

前記第７図、第１２図、第１３、第１４図及び第１５図
を用いて説明した例では、メモリセルアレイ１２上に配
線を設けているが、その配線ピッチ及び配線幅は、ワー
ド配線３６の配線ピッチ及び配線幅よりも大であるので
、前述のような問題点は発生しない。

本発明の適用可能なメモリセルは、情報蓄積用容量素子
Ｃの電極をデータ線よりも後の工程で形成するものであ
る。つまり、下地段差に帰因するデータ線の断線及びワ
ード線間の短絡を気にせずに情報蓄積用容量素子Ｃの電
極をメモリセルの上側に伸ばした構造のものである。こ
のようなメモリセルに共通する特徴として、情報蓄積用
容量素子Ｃの一方の電極、つまり、固定電位が供給され
るプレート電極がメモリセルアレイ全域で開口を有しな
いこともあげられる。

本発明を適用できるメモリセルとして、例えば第１６図
（断面図）及び第１７図（断面図）のメモリセルがある
。第１６図及び第１７図において、第１図に示したメモ
リセルに対応する部分には、同一の符号を付した。

第１６図に示したメモリセルは、情報蓄積用容量素子Ｃ
の第１電極４３を例えば２〜３μｍ程度の厚さに形成し
、第１電極４３の側面にも容量が形成できるようにした
構造である。

第１７図に示したメモリセルは、情報蓄積用容量素子Ｃ
の第１電極４３をフィン状に構成したものであり、ＩＥ
ＤＭ８８．第５９２頁乃至第５９５頁に報告されている
ものである。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

高信頼度かつ大容量のメモリセルからなるＤＲＡＭを有
する半導体集積回路装置を提供することができる。

また、高信頼度かつ大容量のメモリセルからなるＤＲＡ
Ｍを有する半導体集積回路装置において、動作速度の高
速化を図ることができる。

また、高信頼度かつ大容量のメモリセルからなるＤＲＡ
Ｍを有する半導体集積回路装置において、動作時の電気
的安定性を向上することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例である半導体チップ（Ｄ　
ＲＡ　Ｍ）の要部断面図、 第２図及び第３図は、前記半導体チップを封止した樹脂
封止型半導体装置の要部断面平面図及び断面図、 第４図は、前記半導体チップのチップレイアウト図、 第５図は、前記半導体チップの要部等価回路図、第６図
は、前記半導体チップのメモリセルアレイの要部拡大レ
イアウト図、 第７図は、前記半導体チップの周辺回路信号の配線図、 第８乃至第１１図は、周辺回路の要部等価回路図、 第１２図は、第７図のメモリセルの要部断面図及び周辺
回路用素子の断面図、 第１３図及び第１４図は、前記半導体チップの周辺回路
信号の配線図、 第１５図は、前記半導体チップの電源電位及び基準電位
の配線図、 第１６図及び第１７図は、本発明に適用可能なメモリセ
ルの断面図である。 図中、１・・・半導体チップ（ＤＲＡＭ）、２・・樹脂
封止型半導体装置、１１・・・メモリマット、１２・・
メモリセルアレイ、１８・・・上辺周辺回路領域、１９
・・中央周辺回路領域、２０・・下辺周辺回路領域、２
１・・・ＲＡＳ系コシコントロール回路０・・・ｐ−型
半導体基板、３１・・・ｐ−型ウェル領域、３２・・ｎ
−型ウェル領域、３６・・・ゲート電極（ワード線ＷＬ
）、３７・・・ソース領域及びドレイン領域である一対
のＮ型の半導体領域、３８・・・ゲート電極、４０・・
・サイドウオールスペーサ、４３゜４６・・・情報蓄積
用容量素子Ｃの第１電極、第２電極、４７・・・ソース
領域及びドレイン領域である一対のＰ型半導体領域、５
０・第１金属膜、５２・・・第２金属膜、Ｑｓ・・・メ
モリセル選択用ＭＩＳＦＥＴ、Ｑｐ・・・ＰチャネルＭ
ＩＳＦＥＴ、Ｑｎ−ＮチャネルＭＩＳＦＥＴである。

Claims (1)

1. 【特許請求の範囲】 １、行方向に延在するワード線と列方向に延在するデー
   タ線との交差部分に夫々に接続するメモリセル選択用Ｍ
   ＩＳＦＥＴと情報蓄積用容量素子との直列回路で構成さ
   れたメモリセルからなるＤＲＡＭを有する半導体集積回
   路装置において、前記情報蓄積用容量素子の第１電極及
   び第２電極をデータ線よりも上層の層で構成し、前記ワ
   ード線をメモリセル選択用ＭＩＳＦＥＴのゲート電極の
   みで構成したことを特徴とする半導体集積回路装置。 ２、行方向に延在するワード線と列方向に延在するデー
   タ線との交差部分に夫々に接続するメモリセル選択用Ｍ
   ＩＳＦＥＴと情報蓄積用容量素子との直列回路で構成さ
   れたメモリセルを行列状に並べて構成したメモリセルア
   レイを配置し、このメモリセルアレイを周辺回路領域で
   挟むように配置したＤＲＡＭを有する半導体集積回路装
   置において、前記情報蓄積用容量素子の第１電極及び第
   ２電極をデータ線よりも上層の層で構成し、前記ワード
   線をメモリセル選択用ＭＩＳＦＥＴのゲート電極のみで
   構成し、前記周辺回路領域間を電気的に接続する信号配
   線の配線層をメモリセルアレイ上に設けたことを特徴と
   する半導体集積回路装置。 ３、行方向に延在するワード線と列方向に延在するデー
   タ線との交差部分に夫々に接続するメモリセル選択用Ｍ
   ＩＳＦＥＴと情報蓄積用容量素子との直列回路で構成さ
   れたメモリセルを行列状に並べて構成したメモリセルア
   レイを配置し、このメモリセルアレイを周辺回路領域で
   挟むように配置したＤＲＡＭを有する半導体集積回路装
   置において、前記情報蓄積用容量素子の第１電極及び第
   ２電極をデータ線よりも上層の層で構成し、前記ワード
   線をメモリセル選択用ＭＩＳＦＥＴのゲート電極のみで
   構成し、前記周辺回路領域間を電気的に接続する電源電
   位配線又は基準電位配線の配線層をメモリセルアレイ上
   に設けたことを特徴とする半導体集積回路装置。 ４、前記情報蓄積用容量素子は、第１電極、誘電体膜、
   第２電極の夫々を順次積層したスタックドキャパシタ構
   造で構成されていることを特徴とする請求項１乃至請求
   項３に記載の半導体集積回路装置。