JPH043983A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPH043983A JPH043983A JP2105067A JP10506790A JPH043983A JP H043983 A JPH043983 A JP H043983A JP 2105067 A JP2105067 A JP 2105067A JP 10506790 A JP10506790 A JP 10506790A JP H043983 A JPH043983 A JP H043983A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、フローティングゲート型のメモリトランジス
タを有する不揮発性半導体メモリに関する。
タを有する不揮発性半導体メモリに関する。
本発明は、フローティングゲート型のメモリトランジス
タを有し、第１導電型の半導体基板中に形成されている
メモリトランジスタの第２導電型のドレイン領域が高不
純物濃度部と低不純物濃度部とから成り、ドレイン領域
の低不純物濃度部と半導体基板との間に第１導電型の半
導体領域が形成されている不揮発性半導体メモリにおい
て、半導体領域がドレイン領域の高不純物濃度部と接し
ていない。これによって、ブレークダウン耐圧の低下を
防止しつつ、書き込み特性及びパンチスルー耐圧の向上
を図ることができる。
タを有し、第１導電型の半導体基板中に形成されている
メモリトランジスタの第２導電型のドレイン領域が高不
純物濃度部と低不純物濃度部とから成り、ドレイン領域
の低不純物濃度部と半導体基板との間に第１導電型の半
導体領域が形成されている不揮発性半導体メモリにおい
て、半導体領域がドレイン領域の高不純物濃度部と接し
ていない。これによって、ブレークダウン耐圧の低下を
防止しつつ、書き込み特性及びパンチスルー耐圧の向上
を図ることができる。
設計ルールが１．０μｍ以下のＥＦＲＯＭ（Ｅｌｅｃｔ
ｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ａｎｄ
Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）では、書き込み特
性、耐ソフトライト性及びＧＩＳ Ｌ （Ｇａｔｅ Ｉ
ｎｄｕｃｅｄ ５ｕｂｂｒｅａｋｄｏＴｓｎ Ｌｅａｋ
ａｇｅ）耐性を満足させるために、第４図に示すような
、いわゆるＰ Ｌ Ｄ （Ｐｒｏｆｉｌｅｄ Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）型のメモリトランジ
スタを使用する傾向がある。第４図に示すように、この
ＰＬＤ型のＥＦＲＯＭにおいては、例えばｐ型のシリコ
ン（Ｓｔ）基板１０１上にゲート絶縁膜１０２を介して
フローティングゲートＦＣ’が形成され、このフローテ
ィングゲートＦｂ １０３を介してコントロールゲートＣＧ′が積層されて
いる。符号１０４はこれらのフローティングゲートＦＧ
’及びコントロールゲートＣＧ’の側壁に形成されたサ
イドウオールスペーサ、１０５は絶縁膜を示す。一方、
Ｐ型Ｓｉ基板１中には、これらのフローティングゲート
ＦＧ′及びコントロールゲー）ＣＧ′に対して自己整合
的に例えばｎ゛型のソース領域１０６及びドレイン領域
１０７が形成されている。これらのソース領域１０６及
びドレイン領域１０７には、サイドウオールスペーサ１
０４の下側の部分に例えばｎ型の低不純物濃度部１０６
ａ、１０７ａ及び例えばｎ−型の低不純物濃度部１０６
ｂ、１０７ｂが形成されている。これらの低不純物濃度
部１０６ｂ、１０７ｂとｐ型Ｓｔ基板１０１との間には
、例えばｐ型の半導体領域（ｐボケッ））１０Ｂがそれ
ぞれ形成されている。この場合、このｐ型の半導体領域
１０８は、ソース領域１０６及びドレイン領域１０７の
高不純物濃度部とそれぞれ接している。
ｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ａｎｄ
Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）では、書き込み特
性、耐ソフトライト性及びＧＩＳ Ｌ （Ｇａｔｅ Ｉ
ｎｄｕｃｅｄ ５ｕｂｂｒｅａｋｄｏＴｓｎ Ｌｅａｋ
ａｇｅ）耐性を満足させるために、第４図に示すような
、いわゆるＰ Ｌ Ｄ （Ｐｒｏｆｉｌｅｄ Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）型のメモリトランジ
スタを使用する傾向がある。第４図に示すように、この
ＰＬＤ型のＥＦＲＯＭにおいては、例えばｐ型のシリコ
ン（Ｓｔ）基板１０１上にゲート絶縁膜１０２を介して
フローティングゲートＦＣ’が形成され、このフローテ
ィングゲートＦｂ １０３を介してコントロールゲートＣＧ′が積層されて
いる。符号１０４はこれらのフローティングゲートＦＧ
’及びコントロールゲートＣＧ’の側壁に形成されたサ
イドウオールスペーサ、１０５は絶縁膜を示す。一方、
Ｐ型Ｓｉ基板１中には、これらのフローティングゲート
ＦＧ′及びコントロールゲー）ＣＧ′に対して自己整合
的に例えばｎ゛型のソース領域１０６及びドレイン領域
１０７が形成されている。これらのソース領域１０６及
びドレイン領域１０７には、サイドウオールスペーサ１
０４の下側の部分に例えばｎ型の低不純物濃度部１０６
ａ、１０７ａ及び例えばｎ−型の低不純物濃度部１０６
ｂ、１０７ｂが形成されている。これらの低不純物濃度
部１０６ｂ、１０７ｂとｐ型Ｓｔ基板１０１との間には
、例えばｐ型の半導体領域（ｐボケッ））１０Ｂがそれ
ぞれ形成されている。この場合、このｐ型の半導体領域
１０８は、ソース領域１０６及びドレイン領域１０７の
高不純物濃度部とそれぞれ接している。
このようなＰＬＤ型ＥＦＲＯＭは、第５図Ａ及び第５図
Ｂに示すような方法により製造されている。すなわち、
第５図Ａに示すように、まずｐ型Ｓｉ基板１０１上にゲ
ート絶縁膜１０２、フローティングゲートＦＧ′、絶縁
膜１０３及びコントロールゲートＣＧ′を形成した後、
これらをマスクとしてｐ型Ｓｉ基板１０１中に基板表面
に対してほぼ垂直な方向からまずヒ素（Ａｓ）をイオン
注入し、引き続いてリン（Ｐ）をイオン注入した後、ホ
ウ素（Ｂ）をイオン注入する。これによって、Ａｓ及び
Ｐが低濃度にイオン注入された領域１０９と、Ｐが低濃
度にイオン注入された領域１１０と、Ｂがイオン注入さ
れた領域１１１とがフローティングゲートＦＧ”及びコ
ントロールゲートＣＧ′に対して自己整合的に形成され
る。
Ｂに示すような方法により製造されている。すなわち、
第５図Ａに示すように、まずｐ型Ｓｉ基板１０１上にゲ
ート絶縁膜１０２、フローティングゲートＦＧ′、絶縁
膜１０３及びコントロールゲートＣＧ′を形成した後、
これらをマスクとしてｐ型Ｓｉ基板１０１中に基板表面
に対してほぼ垂直な方向からまずヒ素（Ａｓ）をイオン
注入し、引き続いてリン（Ｐ）をイオン注入した後、ホ
ウ素（Ｂ）をイオン注入する。これによって、Ａｓ及び
Ｐが低濃度にイオン注入された領域１０９と、Ｐが低濃
度にイオン注入された領域１１０と、Ｂがイオン注入さ
れた領域１１１とがフローティングゲートＦＧ”及びコ
ントロールゲートＣＧ′に対して自己整合的に形成され
る。
次に、第５図Ｂに示すように、サイドウオールスペーサ
１０４及び絶縁膜１０５を形成した後、このサイドウオ
ールスペーサ１０４並びにコントロールゲートＣＧ’及
びフローティングゲートＦＧ′をマスクとしてｐ型Ｓｉ
基板１０１中に基板表面に対してほぼ垂直な方向から例
えばＡｓを高濃度にイオン注入する。これによって、Ａ
ｓが高濃度にイオン注入された領域１１１がサイドウオ
ールスペーサ１０４に対して自己整合的に形成される。
１０４及び絶縁膜１０５を形成した後、このサイドウオ
ールスペーサ１０４並びにコントロールゲートＣＧ’及
びフローティングゲートＦＧ′をマスクとしてｐ型Ｓｉ
基板１０１中に基板表面に対してほぼ垂直な方向から例
えばＡｓを高濃度にイオン注入する。これによって、Ａ
ｓが高濃度にイオン注入された領域１１１がサイドウオ
ールスペーサ１０４に対して自己整合的に形成される。
この後、注入不純物の拡散及び電気的活性化のためのア
ニールを行う。これによって、第４図に示すように、目
的とするＰＬＤ型ＥＰＲＯＭが完成される。
ニールを行う。これによって、第４図に示すように、目
的とするＰＬＤ型ＥＰＲＯＭが完成される。
上述の第４図に示す従来のＰＬＤ型ＥＰＲＯＭにおいて
、書き込み特性及びパンチスルー耐圧の向上を図るため
には、ｐ型の半導体領域１０８の不純物濃度を高くすれ
ばよい、しかし、このｐ型の半導体領域１０８の不純物
濃度を高くすると、このｐ型の半導体領域１０８とドレ
イン領域１０７の高不純物濃度部との間でブレークダウ
ンが起きやす（なり、ブレークダウン耐圧が低下してし
まう。これを防止するためにこのｐ型の半導体領域１０
８の不純物濃度を低く抑えると、パンチスルー耐圧の向
上を図ることが困難となり、このｐ型の半導体領域１０
８の不純物濃度の設定は難しかった。
、書き込み特性及びパンチスルー耐圧の向上を図るため
には、ｐ型の半導体領域１０８の不純物濃度を高くすれ
ばよい、しかし、このｐ型の半導体領域１０８の不純物
濃度を高くすると、このｐ型の半導体領域１０８とドレ
イン領域１０７の高不純物濃度部との間でブレークダウ
ンが起きやす（なり、ブレークダウン耐圧が低下してし
まう。これを防止するためにこのｐ型の半導体領域１０
８の不純物濃度を低く抑えると、パンチスルー耐圧の向
上を図ることが困難となり、このｐ型の半導体領域１０
８の不純物濃度の設定は難しかった。
従って本発明の目的は、ブレークダウン耐圧の低下を防
止しつつ、書き込み特性及びパンチスルー耐圧の向上を
図ることができる不揮発性半導体メモリを提供すること
にある。
止しつつ、書き込み特性及びパンチスルー耐圧の向上を
図ることができる不揮発性半導体メモリを提供すること
にある。
上記目的を達成するために、本発明は、フローティング
ゲート型のメモリトランジスタを有し、第１導電型の半
導体基板（１）中に形成されているメモリトランジスタ
の第２導電型のドレイン領域（７）が高不純物濃度部と
低不純物濃度部（７ａ、７ｂ）とから成り、ドレイン領
域（７）の低不純物濃度部（７ａ、 ７ ｂ）と半導
体基板（１）との間に第１導電型の半導体領域（８）が
形成されている不揮発性半導体メモリにおいて、半導体
領域（８）がドレイン領域（７）の高不純物濃度部と接
していない。
ゲート型のメモリトランジスタを有し、第１導電型の半
導体基板（１）中に形成されているメモリトランジスタ
の第２導電型のドレイン領域（７）が高不純物濃度部と
低不純物濃度部（７ａ、７ｂ）とから成り、ドレイン領
域（７）の低不純物濃度部（７ａ、 ７ ｂ）と半導
体基板（１）との間に第１導電型の半導体領域（８）が
形成されている不揮発性半導体メモリにおいて、半導体
領域（８）がドレイン領域（７）の高不純物濃度部と接
していない。
上述のように構成された本発明の不揮発性半導体メモリ
によれば、半導体領域（８）がドレイン領域（７）の高
不純物濃度部と接していないので、この半導体領域（８
）の不純物濃度を高くしても、この半導体領域（８）と
ドレイン領域（７）の高不純物濃度部との間でブレーク
ダウンが起きにくい。これによって、半導体領域（８）
とドレイン領域（７）の高不純物濃度部との間のブレー
クダウン耐圧の低下を防止しつつ、半導体領域（８）の
不純物濃度を高くすることにより書き込み特性及びパン
チスルー耐圧の向上を図ることができる。
によれば、半導体領域（８）がドレイン領域（７）の高
不純物濃度部と接していないので、この半導体領域（８
）の不純物濃度を高くしても、この半導体領域（８）と
ドレイン領域（７）の高不純物濃度部との間でブレーク
ダウンが起きにくい。これによって、半導体領域（８）
とドレイン領域（７）の高不純物濃度部との間のブレー
クダウン耐圧の低下を防止しつつ、半導体領域（８）の
不純物濃度を高くすることにより書き込み特性及びパン
チスルー耐圧の向上を図ることができる。
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例によるＰＬＤ型ＥＰＲＯＭを
示す。
示す。
第１図に示すように、この実施例においては、例えばｐ
型のＳｉ基板１の表面に選択的に形成された素子間分離
用のフィールド絶縁膜（図示せず）で囲まれた活性領域
の表面に例えば５ｉＯｚ膜のようなゲート絶縁膜２が形
成されている。このゲート絶縁膜２上には、フローティ
ングゲートＦＧが形成されている。このフローティング
ゲートＦＣは、例えばＰのような不純物がドープされた
多結晶Ｓｉ膜により形成することができる。このフロー
ティングゲートＦＣ上には、例えば５ｉｎ２膜のような
絶縁膜（カップリング絶縁膜）３を介してコントロール
ゲートＣＧが積層されている。このコントロールゲート
ＣＧは、例えばＰのような不純物がドープされた多結晶
Ｓｔ膜や、この不純物がドープされた多結晶Ｓｔ腹膜上
例えばタングステンシリサイド（ＷＳｉｚ ）膜のよう
な高融点金属シリサイド膜を重ねたポリサイド膜などに
より形成することができる。これらのフローティングゲ
ートＦＧ及びコントロールゲートＣＧの側壁には、例え
ばＳｉＯ□から成るサイドウオールスペーサ４が形成さ
れている。符号５は例えばＳｉＯ□膜のような絶縁膜を
示す。
型のＳｉ基板１の表面に選択的に形成された素子間分離
用のフィールド絶縁膜（図示せず）で囲まれた活性領域
の表面に例えば５ｉＯｚ膜のようなゲート絶縁膜２が形
成されている。このゲート絶縁膜２上には、フローティ
ングゲートＦＧが形成されている。このフローティング
ゲートＦＣは、例えばＰのような不純物がドープされた
多結晶Ｓｉ膜により形成することができる。このフロー
ティングゲートＦＣ上には、例えば５ｉｎ２膜のような
絶縁膜（カップリング絶縁膜）３を介してコントロール
ゲートＣＧが積層されている。このコントロールゲート
ＣＧは、例えばＰのような不純物がドープされた多結晶
Ｓｔ膜や、この不純物がドープされた多結晶Ｓｔ腹膜上
例えばタングステンシリサイド（ＷＳｉｚ ）膜のよう
な高融点金属シリサイド膜を重ねたポリサイド膜などに
より形成することができる。これらのフローティングゲ
ートＦＧ及びコントロールゲートＣＧの側壁には、例え
ばＳｉＯ□から成るサイドウオールスペーサ４が形成さ
れている。符号５は例えばＳｉＯ□膜のような絶縁膜を
示す。
一方、Ｐ型Ｓｉ基板１中には、フローティングゲートＦ
Ｃ及びコントロールゲートＣＧに対して自己整合的に例
えばｎ゛型のソース領域６及びドレイン領域７が形成さ
れている。これらのソース領域６及びドレイン領域７に
は、サイドウオールスペーサ４の下側の部分に例えばｎ
型の低不純物濃度部６ａ、７ａと例えばｎ−型の低不純
物濃度部６ｂ、７ｂとが形成されている。これらのｎ−
型の低不純物濃度部６ｂ、７ｂとｐ型Ｓｉ基板１との間
には、例えばｐ型の半導体領域（ｐポケット）８が形成
されている。この場合、このｐ型の半導体領域８は、ド
レイン領域７の高不純物濃度部とは直接接していない。
Ｃ及びコントロールゲートＣＧに対して自己整合的に例
えばｎ゛型のソース領域６及びドレイン領域７が形成さ
れている。これらのソース領域６及びドレイン領域７に
は、サイドウオールスペーサ４の下側の部分に例えばｎ
型の低不純物濃度部６ａ、７ａと例えばｎ−型の低不純
物濃度部６ｂ、７ｂとが形成されている。これらのｎ−
型の低不純物濃度部６ｂ、７ｂとｐ型Ｓｉ基板１との間
には、例えばｐ型の半導体領域（ｐポケット）８が形成
されている。この場合、このｐ型の半導体領域８は、ド
レイン領域７の高不純物濃度部とは直接接していない。
このため、このｐ型の半導体領域８とドレイン領域７の
高不純物濃度部との間でブレークダウンは起きにくくな
っている。なお、ソース領域６側のｐ型の半導体領域８
は省略可能である。
高不純物濃度部との間でブレークダウンは起きにくくな
っている。なお、ソース領域６側のｐ型の半導体領域８
は省略可能である。
次に、上述のように構成されたこの実施例によるＰＬＤ
型ＥＰＲＯＭの製造方法について説明する。
型ＥＰＲＯＭの製造方法について説明する。
第２図Ａに示すように、まずｐ型Ｓｔ基板１の表面に形
成されたフィールド絶縁膜（図示せず）で囲まれた活性
領域の表面に熱酸化法によりゲート絶縁膜２を形成した
後、ＣＶＤ法により全面に第１層目の多結晶Ｓｉ膜を形
成し、この多結晶Ｓｉ膜に例えばＰのような不純物をド
ープして低抵抗化する。次に、この多結晶Ｓｉ膜上に例
えば熱酸化法により絶縁膜３を形成する。次に、この絶
縁膜３の全面にＣＶＤ法により第２層目の多結晶Ｓｉ膜
を形成した後、この多結晶Ｓｉ膜に例えばＰのような不
純物をドープして低抵抗化する。次に、これらの第２層
目の多結晶Ｓｉ膜、絶縁膜３、第３層目の多結晶Ｓｔ膜
及びゲート絶縁膜２を例えば反応性イオンエッチング（
ＲＩＥ）法により基板表面と垂直方向にエツチングする
。これによって、フローティングゲーｆ−ＦＧ及びコン
トロールゲートＣＧが自己整合的に形成される。なお、
コントロールゲートＣＧをポリサイド膜により形成する
場合には、第２層目の多結晶Ｓｉ膜上にさらに高融点金
属シリサイド膜を形成した後に上述と同様にエツチング
を行えばよい。次に、これらのコントロールゲートＣＧ
及びフローティングゲートＦＣをマスクとしてｐ型Ｓｉ
基板１中に基板表面に対してほぼ垂直な方向から例えば
まずＡｓを低濃度にイオン注入した後、引き続いて例え
ばＰを低濃度にイオン注入する。これによって、＾Ｓ及
びＰが低濃度にイオン注入された領域９と、Ｐが低濃度
にイオン注入された領域１０とがコントロールゲートＣ
Ｇ及びフローティングゲートＦＧに対して自己整合的に
形成される。
成されたフィールド絶縁膜（図示せず）で囲まれた活性
領域の表面に熱酸化法によりゲート絶縁膜２を形成した
後、ＣＶＤ法により全面に第１層目の多結晶Ｓｉ膜を形
成し、この多結晶Ｓｉ膜に例えばＰのような不純物をド
ープして低抵抗化する。次に、この多結晶Ｓｉ膜上に例
えば熱酸化法により絶縁膜３を形成する。次に、この絶
縁膜３の全面にＣＶＤ法により第２層目の多結晶Ｓｉ膜
を形成した後、この多結晶Ｓｉ膜に例えばＰのような不
純物をドープして低抵抗化する。次に、これらの第２層
目の多結晶Ｓｉ膜、絶縁膜３、第３層目の多結晶Ｓｔ膜
及びゲート絶縁膜２を例えば反応性イオンエッチング（
ＲＩＥ）法により基板表面と垂直方向にエツチングする
。これによって、フローティングゲーｆ−ＦＧ及びコン
トロールゲートＣＧが自己整合的に形成される。なお、
コントロールゲートＣＧをポリサイド膜により形成する
場合には、第２層目の多結晶Ｓｉ膜上にさらに高融点金
属シリサイド膜を形成した後に上述と同様にエツチング
を行えばよい。次に、これらのコントロールゲートＣＧ
及びフローティングゲートＦＣをマスクとしてｐ型Ｓｉ
基板１中に基板表面に対してほぼ垂直な方向から例えば
まずＡｓを低濃度にイオン注入した後、引き続いて例え
ばＰを低濃度にイオン注入する。これによって、＾Ｓ及
びＰが低濃度にイオン注入された領域９と、Ｐが低濃度
にイオン注入された領域１０とがコントロールゲートＣ
Ｇ及びフローティングゲートＦＧに対して自己整合的に
形成される。
次に、第２図Ｂに示すように、基板表面に対して例えば
３０〜６０°傾斜した方向からｐ型Ｓｔ基板ｌ中に例え
ばＢを斜めイオン注入する。この斜めイオン注入は、注
入量の均一性を高くするために、通常は基板をイオンビ
ームに対して回転させながら行う。この結果、この斜め
イオン注入により、フローティングゲー）ＦＣの両端部
の下側の部分におけるＰ型Ｓｉ基板１中にＢがイオン注
入された領域１１が形成されることになる。
３０〜６０°傾斜した方向からｐ型Ｓｔ基板ｌ中に例え
ばＢを斜めイオン注入する。この斜めイオン注入は、注
入量の均一性を高くするために、通常は基板をイオンビ
ームに対して回転させながら行う。この結果、この斜め
イオン注入により、フローティングゲー）ＦＣの両端部
の下側の部分におけるＰ型Ｓｉ基板１中にＢがイオン注
入された領域１１が形成されることになる。
次に、ＣＶＤ法により全面に例えば５ｉＯｚ膜を形成し
た後、この５ｉＯｚ膜を例えばＲＩＥ法により基板表面
と垂直方向にエツチングする。これによって、第２図Ｃ
に示すように、フローティングゲートＦＣ及びコントロ
ールゲートＣＧの側壁にサイドウオールスペーサ４が形
成される。次に、例えば熱酸化法により、コントロール
ゲートＣＧの上面及びｐ型Ｓｉ基板１の表面に絶縁膜５
を形成する。次に、これらのサイドウオールスペーサ４
並びにコントロールゲートＣＧ及びフローティングゲー
トＦＧをマスクとしてｐ型Ｓｉ基板１中に例えばＡｓを
基板表面に対してほぼ垂直な方向から高濃度にイオン注
入する。これによって、Ａｓが高濃度にイオン注入され
た領域１２がサイドウオールスペーサ４に対して自己整
合的に形成される。
た後、この５ｉＯｚ膜を例えばＲＩＥ法により基板表面
と垂直方向にエツチングする。これによって、第２図Ｃ
に示すように、フローティングゲートＦＣ及びコントロ
ールゲートＣＧの側壁にサイドウオールスペーサ４が形
成される。次に、例えば熱酸化法により、コントロール
ゲートＣＧの上面及びｐ型Ｓｉ基板１の表面に絶縁膜５
を形成する。次に、これらのサイドウオールスペーサ４
並びにコントロールゲートＣＧ及びフローティングゲー
トＦＧをマスクとしてｐ型Ｓｉ基板１中に例えばＡｓを
基板表面に対してほぼ垂直な方向から高濃度にイオン注
入する。これによって、Ａｓが高濃度にイオン注入され
た領域１２がサイドウオールスペーサ４に対して自己整
合的に形成される。
この後、注入不純物の拡散及び電気的活性化のためのア
ニールを行う、これによって、第１図に示すように、サ
イドウオールスペーサ４の下側の部分に低不純物濃度部
６ａ、６ｂ、７ａ、７ｂが形成され、これらの低不純物
濃度部６ｂ、７ｂとｐ型Ｓｉ基板１との間にｐ型の半導
体領域８が形成された、目的とするＰＬＤ型ＥＰＲＯＭ
が完成される。この場合、このｐ型の半導体領域８は、
Ｂの斜めイオン注入によりフローティングゲートＦＧの
両端部の下側の部分にＢがイオン注入された領域１１を
浅く形成することにより形成されたものであるので、こ
のｐ型の半導体領域８は、ドレイン領域７の高不純物濃
度部と接しない構造とすることができる。
ニールを行う、これによって、第１図に示すように、サ
イドウオールスペーサ４の下側の部分に低不純物濃度部
６ａ、６ｂ、７ａ、７ｂが形成され、これらの低不純物
濃度部６ｂ、７ｂとｐ型Ｓｉ基板１との間にｐ型の半導
体領域８が形成された、目的とするＰＬＤ型ＥＰＲＯＭ
が完成される。この場合、このｐ型の半導体領域８は、
Ｂの斜めイオン注入によりフローティングゲートＦＧの
両端部の下側の部分にＢがイオン注入された領域１１を
浅く形成することにより形成されたものであるので、こ
のｐ型の半導体領域８は、ドレイン領域７の高不純物濃
度部と接しない構造とすることができる。
以上のように、この実施例によれば、ドレイン領域７の
低不純物濃度部７ｂとｐ型Ｓｉ基板１との間に形成され
たｐ型の半導体領域８は、ドレイン領域７の高不純物濃
度部と直接接していないので、このｐ型の半導体領域８
の不純物濃度を高くしても、このｐ型の半導体領域８と
ドレイン領域７の高不純物濃度部との間のブレークダウ
ン耐圧の低下を防止することができる。すなわち、この
実施例によれば、ｐ型の半導体領域８とドレイン領域７
の高不純物濃度部との間のブレークダウン耐圧の低下を
防止しつつ、このｐ型の半導体領域８の不純物濃度を高
くすることにより書き込み特性及びパンチスルー耐圧の
向上を図ることができる。
低不純物濃度部７ｂとｐ型Ｓｉ基板１との間に形成され
たｐ型の半導体領域８は、ドレイン領域７の高不純物濃
度部と直接接していないので、このｐ型の半導体領域８
の不純物濃度を高くしても、このｐ型の半導体領域８と
ドレイン領域７の高不純物濃度部との間のブレークダウ
ン耐圧の低下を防止することができる。すなわち、この
実施例によれば、ｐ型の半導体領域８とドレイン領域７
の高不純物濃度部との間のブレークダウン耐圧の低下を
防止しつつ、このｐ型の半導体領域８の不純物濃度を高
くすることにより書き込み特性及びパンチスルー耐圧の
向上を図ることができる。
ところで、例えばＥＦＲＯＭのような二種類の電源電圧
（例えば、■＋ａ＝５Ｖ及びＶｐｐ＝１２゜５Ｖ）を使
用するＭＯ３ＩＣの高集積化を図るために設計ルールを
縮小する場合には、ＭＯＳ）ランジスタのゲート絶縁膜
の膜厚が問題となる。すなわち、ゲート絶縁膜は、その
信転性上、それに印加される電界の強さが４ＭＶ／ＣＩ
Ｏ以下となる条件で使用するのが望ましい。従って、例
えば５■系のＭＯＳ）ランジスタのゲート絶縁膜の膜厚
は１５０人程戻限小さくすることができるが、例えば１
２．５Ｖ系のＭＯＳ）ランジスタのゲート絶縁膜の膜厚
は３５０人程戻限しか小さくすることができない、この
結果、このような二種類の電源電圧を用いるＭＯＳＩＣ
においては、膜厚が互いに異なる二種類のゲート絶縁膜
が混在することになる。ところが、この場合には、ゲー
ト絶縁膜の単位面積当たりのゲート容量が異なるため、
ゲート絶縁膜の膜厚が互いに異なるＭＯＳ）ランジスタ
で同一のしきい値電圧を得るためには、これらのＭＯＳ
）ランジスタのチャネル領域の不純物濃度を変える必要
がある。このことは、ＭＯＳトランジスタのしきい値電
圧を調整するための工程が二倍になることを意味し、工
程の増加をもたらす。
（例えば、■＋ａ＝５Ｖ及びＶｐｐ＝１２゜５Ｖ）を使
用するＭＯ３ＩＣの高集積化を図るために設計ルールを
縮小する場合には、ＭＯＳ）ランジスタのゲート絶縁膜
の膜厚が問題となる。すなわち、ゲート絶縁膜は、その
信転性上、それに印加される電界の強さが４ＭＶ／ＣＩ
Ｏ以下となる条件で使用するのが望ましい。従って、例
えば５■系のＭＯＳ）ランジスタのゲート絶縁膜の膜厚
は１５０人程戻限小さくすることができるが、例えば１
２．５Ｖ系のＭＯＳ）ランジスタのゲート絶縁膜の膜厚
は３５０人程戻限しか小さくすることができない、この
結果、このような二種類の電源電圧を用いるＭＯＳＩＣ
においては、膜厚が互いに異なる二種類のゲート絶縁膜
が混在することになる。ところが、この場合には、ゲー
ト絶縁膜の単位面積当たりのゲート容量が異なるため、
ゲート絶縁膜の膜厚が互いに異なるＭＯＳ）ランジスタ
で同一のしきい値電圧を得るためには、これらのＭＯＳ
）ランジスタのチャネル領域の不純物濃度を変える必要
がある。このことは、ＭＯＳトランジスタのしきい値電
圧を調整するための工程が二倍になることを意味し、工
程の増加をもたらす。
そこで、次にこのような問題を解決する方法について説
明する。
明する。
第３図は二種類の電源電圧を使用する例えばＥＰＲＯＭ
のようなＭＯＳＩＣを示す。第３図において、Ｑｌは例
えば５■系のＭＯＳ）ランジスタを示し、Ｑ２は例えば
１２．５Ｖ系のＭＯＳ）ランジスタを示す。この例にお
いては、例えばｐ型Ｓｉ基板２１の表面に例えばＳｉＯ
□膜のようなフィールド絶縁膜２２が形成され、これに
よって素子間分離が行われている。このフィールド絶縁
膜２２の下側には、例えばｐ゛型のチャネルストップ領
域２３が形成されている。例えば５Ｖ系のＭＯＳトラン
ジスタＱ、の部分のフィールド絶縁膜２２で囲まれた活
性領域の表面には、ゲート絶縁膜２４が形成されている
。また、例えば１２．５Ｖ系のＭＯ３Ｉ−ランジスタＱ
２の部分のフィールド絶縁膜２２で囲まれた活性領域の
表面には、ゲート絶縁膜２５が形成されている。
のようなＭＯＳＩＣを示す。第３図において、Ｑｌは例
えば５■系のＭＯＳ）ランジスタを示し、Ｑ２は例えば
１２．５Ｖ系のＭＯＳ）ランジスタを示す。この例にお
いては、例えばｐ型Ｓｉ基板２１の表面に例えばＳｉＯ
□膜のようなフィールド絶縁膜２２が形成され、これに
よって素子間分離が行われている。このフィールド絶縁
膜２２の下側には、例えばｐ゛型のチャネルストップ領
域２３が形成されている。例えば５Ｖ系のＭＯＳトラン
ジスタＱ、の部分のフィールド絶縁膜２２で囲まれた活
性領域の表面には、ゲート絶縁膜２４が形成されている
。また、例えば１２．５Ｖ系のＭＯ３Ｉ−ランジスタＱ
２の部分のフィールド絶縁膜２２で囲まれた活性領域の
表面には、ゲート絶縁膜２５が形成されている。
ゲート絶縁膜２４上にはゲート電極Ｇ１が形成されてい
る。そして、このゲート電極Ｇ、 と、ｐ型Ｓｉ基板１
中にこのゲート電極Ｇ、に対して自己整合的に形成され
た例えばｎ゛型のソース領域２６及びドレイン領域２７
とにより、例えば５Ｖ系のＭＯＳ）ランジスタＱ１が形
成されている。−方、ゲート絶縁膜２５上にはゲート電
極Ｇ２が形成されている。そして、このゲート電極Ｇ２
と、ｐ型Ｓｉ基板１中にこのゲート電極Ｇ２に対して自
己整合的に形成された例えばｎ°型のソース領域２８及
びドレイン領域２９とにより、例えば１２゜５Ｖ系のＭ
ＯＳ）ランジスタＱ２が形成されている。
る。そして、このゲート電極Ｇ、 と、ｐ型Ｓｉ基板１
中にこのゲート電極Ｇ、に対して自己整合的に形成され
た例えばｎ゛型のソース領域２６及びドレイン領域２７
とにより、例えば５Ｖ系のＭＯＳ）ランジスタＱ１が形
成されている。−方、ゲート絶縁膜２５上にはゲート電
極Ｇ２が形成されている。そして、このゲート電極Ｇ２
と、ｐ型Ｓｉ基板１中にこのゲート電極Ｇ２に対して自
己整合的に形成された例えばｎ°型のソース領域２８及
びドレイン領域２９とにより、例えば１２゜５Ｖ系のＭ
ＯＳ）ランジスタＱ２が形成されている。
この例においては、例えば５■系のＭＯＳ）ランジスタ
Ｑ、のゲート絶縁Ｍ２４は、５ｉＯｚ膜により形成され
ている。これに対して、例えば１２゜５Ｖ系のＭＯＳ）
ランジスタＱ２のゲート絶縁膜２５は、５ｉＣｈ膜とＳ
ｉ ｓ Ｎ ａ膜との複合膜、例えばＳｉ０ｇ膜とＳ
ｉ３Ｎ、膜とから成るＯＮ （ＯｘｉｄｅＮｉｔｒｉｄ
ｅ）膜や、５ｉＣｈ膜とＳｉ３Ｎ４膜とＳｉ０ｇ膜とか
ら成るＯ Ｎ Ｏ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘ
ｉｄｅ）膜により形成されている。
Ｑ、のゲート絶縁Ｍ２４は、５ｉＯｚ膜により形成され
ている。これに対して、例えば１２゜５Ｖ系のＭＯＳ）
ランジスタＱ２のゲート絶縁膜２５は、５ｉＣｈ膜とＳ
ｉ ｓ Ｎ ａ膜との複合膜、例えばＳｉ０ｇ膜とＳ
ｉ３Ｎ、膜とから成るＯＮ （ＯｘｉｄｅＮｉｔｒｉｄ
ｅ）膜や、５ｉＣｈ膜とＳｉ３Ｎ４膜とＳｉ０ｇ膜とか
ら成るＯ Ｎ Ｏ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘ
ｉｄｅ）膜により形成されている。
例えば５■系のＭＯＳ）ランジスタＱ１のゲート絶縁膜
２４が例えば膜厚２００人のＳｉＯ□膜である場合、例
えば１２．５Ｖ系のＭＯＳ）ランジスタＱ２のゲート絶
縁膜２５としてＯＮ膜を用いるときには、このＯＮ膜の
ＳｉＯ□膜及びＳｉ３Ｎ４膜の膜厚をそれぞれ５０人及
び３００人とする。
２４が例えば膜厚２００人のＳｉＯ□膜である場合、例
えば１２．５Ｖ系のＭＯＳ）ランジスタＱ２のゲート絶
縁膜２５としてＯＮ膜を用いるときには、このＯＮ膜の
ＳｉＯ□膜及びＳｉ３Ｎ４膜の膜厚をそれぞれ５０人及
び３００人とする。
この場合、Ｓｉ、Ｎ４膜は誘電率がＳｉＯ□膜に比べて
約２倍であるため、このＯＮ膜のＳｉＯ□膜換算植換算
値０人となる。従って、例えば５■系のＭＯＳ）ランジ
スタＱ１と例えば１２．５Ｖ系のＭＯＳトランジスタＱ
２との単位面積当たりのゲート容量は同一となる。この
ため、これらのＭＯＳトランジスタＱ、、Ｑ、のチャネ
ル領域の不純物濃度を同一としても、これらのＭＯ３Ｉ
−ランジスタＱ、、Ｑ、のしきい（直電圧を同一とする
ことができる。これによって、製造工程の簡略化を図る
ことができる。
約２倍であるため、このＯＮ膜のＳｉＯ□膜換算植換算
値０人となる。従って、例えば５■系のＭＯＳ）ランジ
スタＱ１と例えば１２．５Ｖ系のＭＯＳトランジスタＱ
２との単位面積当たりのゲート容量は同一となる。この
ため、これらのＭＯＳトランジスタＱ、、Ｑ、のチャネ
ル領域の不純物濃度を同一としても、これらのＭＯ３Ｉ
−ランジスタＱ、、Ｑ、のしきい（直電圧を同一とする
ことができる。これによって、製造工程の簡略化を図る
ことができる。
なお、ＭＯＳ）ランジスタＱ２のゲート絶縁膜２５とし
てＯＮＯ膜を用いる場合には、このＯＮＯ膜のＳｉＯ□
膜換算植換算値ＳトランジスタＱ。
てＯＮＯ膜を用いる場合には、このＯＮＯ膜のＳｉＯ□
膜換算植換算値ＳトランジスタＱ。
のＳｉＯ，膜から成るゲート絶縁膜２４の膜厚と同一と
なるようにすればよい。
なるようにすればよい。
また、以上は例えば５ｖ系のＭＯＳ）ランジスタＱ１
と例えば１２．５Ｖ系のＭＯＳ）ランジスタＱ２とが混
在するＭＯＳＩＣの例であるが、異なる電源電圧を使用
する二種類以上のＭＯＳ）ランジスタが混在するＭＯＳ
ＩＣに同様な手法を適用することが可能である。
と例えば１２．５Ｖ系のＭＯＳ）ランジスタＱ２とが混
在するＭＯＳＩＣの例であるが、異なる電源電圧を使用
する二種類以上のＭＯＳ）ランジスタが混在するＭＯＳ
ＩＣに同様な手法を適用することが可能である。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施例においては、第２図已に示す工程
でＢの斜めイオン注入を行う場合にイオンビームに対し
て基板を回転させているため、フローティングゲートＦ
Ｇの両端部の下側の部分にＢのイオン注入領域１１がそ
れぞれ形成されるが、イオンビームに対する基板の傾斜
角度を固定してＢの斜めイオン注入を行うことにより、
ドレイン領域７例のフローティングゲートＦＧの端部の
下側の部分にのみこのＢのイオン注入領域１１を形成す
ることも可能である。この場合には、結果的にドレイン
領域７側にのみｐ型の半導体領域７が形成されることに
なる。
でＢの斜めイオン注入を行う場合にイオンビームに対し
て基板を回転させているため、フローティングゲートＦ
Ｇの両端部の下側の部分にＢのイオン注入領域１１がそ
れぞれ形成されるが、イオンビームに対する基板の傾斜
角度を固定してＢの斜めイオン注入を行うことにより、
ドレイン領域７例のフローティングゲートＦＧの端部の
下側の部分にのみこのＢのイオン注入領域１１を形成す
ることも可能である。この場合には、結果的にドレイン
領域７側にのみｐ型の半導体領域７が形成されることに
なる。
以上説明したように、本発明によれば、ドレイン領域の
低不純物濃度部と半導体基板との間に形成されている第
り導電型の半導体領域がドレイン領域の高不純物濃度部
と接していないので、この半導体領域の不純物濃度を高
くしても、この半導体領域とドレイン領域の高不純物濃
度との間のブレークダウン耐圧の低下を防止することが
できる。
低不純物濃度部と半導体基板との間に形成されている第
り導電型の半導体領域がドレイン領域の高不純物濃度部
と接していないので、この半導体領域の不純物濃度を高
くしても、この半導体領域とドレイン領域の高不純物濃
度との間のブレークダウン耐圧の低下を防止することが
できる。
これによって、半導体領域とドレイン領域の高不純物濃
度との間のブレークダウン耐圧の低下を防止しつつ、書
き込み特性及びバンチスルー耐圧の向上を図ることがで
きる。
度との間のブレークダウン耐圧の低下を防止しつつ、書
き込み特性及びバンチスルー耐圧の向上を図ることがで
きる。
第１図は本発明の一実施例によるＰＬＤ型ＥＦＲＯＭを
示す断面図、第２図Ａ〜第２図Ｃは本発明の一実施例に
よるＰＬＤ型ＥＰＲＯＭの製造方法を工程順に説明する
ための断面図、第３図は使用する電源電圧が互いに異な
る二種類のＭＯＳトランジスタを有するＭＯ３ＩＣにお
けるゲート絶縁膜の構成例を説明するための断面図、第
４図は従来のＰＬＤ型ＥＰＲＯＭを示す断面図、第５図
Ａ及び第５図Ｂは従来のＰＬＤ型ＥＰＲＯＭの製造方法
を工程順に説明するための断面図である。 図面における主要な符号の説明 １：ｐ型Ｓｉ基板、 ２：ゲート絶縁膜、 ＦＧ：フロ
ーティングゲート、 ＣＧ：コントロールゲート、
６：ソース領域、 ７：ドレイン領域、６ａ、１ａ：
ｎ型の低不純物濃度部、 ６ｂ、７ｂｉｎ−型の低不純
物濃度部、 ８：ｐ型の半導体領域。 代理人 弁理士 杉 浦 正 知 コツトＤ−ルケ−１ ＣＧ 実施象１ 第１図 表造方斥 第２図Ａ 化の分１ 第３図 第４図 衾造万汰 ！４．遣方法 第２図Ｃ 裂造万５云 第５図Ａ 裏道方法 第５図Ｂ
示す断面図、第２図Ａ〜第２図Ｃは本発明の一実施例に
よるＰＬＤ型ＥＰＲＯＭの製造方法を工程順に説明する
ための断面図、第３図は使用する電源電圧が互いに異な
る二種類のＭＯＳトランジスタを有するＭＯ３ＩＣにお
けるゲート絶縁膜の構成例を説明するための断面図、第
４図は従来のＰＬＤ型ＥＰＲＯＭを示す断面図、第５図
Ａ及び第５図Ｂは従来のＰＬＤ型ＥＰＲＯＭの製造方法
を工程順に説明するための断面図である。 図面における主要な符号の説明 １：ｐ型Ｓｉ基板、 ２：ゲート絶縁膜、 ＦＧ：フロ
ーティングゲート、 ＣＧ：コントロールゲート、
６：ソース領域、 ７：ドレイン領域、６ａ、１ａ：
ｎ型の低不純物濃度部、 ６ｂ、７ｂｉｎ−型の低不純
物濃度部、 ８：ｐ型の半導体領域。 代理人 弁理士 杉 浦 正 知 コツトＤ−ルケ−１ ＣＧ 実施象１ 第１図 表造方斥 第２図Ａ 化の分１ 第３図 第４図 衾造万汰 ！４．遣方法 第２図Ｃ 裂造万５云 第５図Ａ 裏道方法 第５図Ｂ
Claims (1)
- 【特許請求の範囲】 フローティングゲート型のメモリトランジスタを有し、
第１導電型の半導体基板中に形成されている上記メモリ
トランジスタの第２導電型のドレイン領域が高不純物濃
度部と低不純物濃度部とから成り、上記ドレイン領域の
上記低不純物濃度部と上記半導体基板との間に第１導電
型の半導体領域が形成されている不揮発性半導体メモリ
において、 上記半導体領域が上記ドレイン領域の上記高不純物濃度
部と接していないことを特徴とする不揮発性半導体メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2105067A JPH043983A (ja) | 1990-04-20 | 1990-04-20 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2105067A JPH043983A (ja) | 1990-04-20 | 1990-04-20 | 不揮発性半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH043983A true JPH043983A (ja) | 1992-01-08 |
Family
ID=14397613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2105067A Pending JPH043983A (ja) | 1990-04-20 | 1990-04-20 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH043983A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136427A (ja) * | 1991-05-15 | 1993-06-01 | Philips Gloeilampenfab:Nv | プログラム可能トランジスタ及びその製造方法 |
| US5920776A (en) * | 1994-07-18 | 1999-07-06 | Sgs-Thomson Microelectronics, S.R.L. | Method of making asymmetric nonvolatile memory cell |
| EP0824272A3 (en) * | 1996-08-08 | 2000-01-05 | Nec Corporation | Semiconductor memory and method of producing the same |
| JP2002184879A (ja) * | 2000-12-19 | 2002-06-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1990
- 1990-04-20 JP JP2105067A patent/JPH043983A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136427A (ja) * | 1991-05-15 | 1993-06-01 | Philips Gloeilampenfab:Nv | プログラム可能トランジスタ及びその製造方法 |
| US5920776A (en) * | 1994-07-18 | 1999-07-06 | Sgs-Thomson Microelectronics, S.R.L. | Method of making asymmetric nonvolatile memory cell |
| EP0824272A3 (en) * | 1996-08-08 | 2000-01-05 | Nec Corporation | Semiconductor memory and method of producing the same |
| JP2002184879A (ja) * | 2000-12-19 | 2002-06-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
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